KR100227174B1 - 반도체 메모리 디바이스 및 이의 제조 방법 - Google Patents

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Abstract

도핑된 비정질 실리콘으로 형성된 저장 노드 전극(4)이 실리콘 기판(2)에 제공된다. PH3를 포함하는 분위기에서 저장 노드 전극을 어닐링함으로써 저장 노드전극의 표면에 실리콘 결정 그레인(4a)이 형성된다. 실리콘 결정 그레인(4a)을 포함하는 저장 노드 전극(7)의 표면을 덮도록 커패시터 절연막(6) 및 셀 플레이트 전극(7)이 형성된다. 이에 따라 큰 실리콘 결정 그레인이 저장 노드 전극의 표면에 제공되며, 결과적으로 커패시터의 용량을 증가시킨다.

Description

반도체 메모리 디바이스 및 이의 제조 방법
도1 내지 도6은 본 발명의 한 실시예에 따른 반도체 메모리 디바이스를 제조하는 방법의 제1 단계 내지 제6 단계에서의 반도체 메모리 디바이스의 단면도.
도7은 본 발명의 한 실시예에 따라 획득된 저장 노드 전극 내의 인의 농도의 프로파일.
도8은 본 발명의 한 실시예에 따른 반도체 메모리 디바이스를 제조하는 방법을 사용하여 획득된 저장 노드 전극의 표면의 SEM 사진의 개략도.
도9는 종래 방법에 따라 획득된 저장 노드 전극의 표면의 SEM 사진의 개략도.
도10 내지 도13은 종래의 반도체 메모리 디바이스를 제조하는 제1 단계 내지 제4 단계의 반도체 메모리 디바이스의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 층간 절연막
2a : 컨택트 홀 4 : 저장 노드 전극
4a : 실리콘 결정 그레인 6 : 커패시터 절연막
7 : 셀 플레이트 전극
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 일반적으로 반도체 메모리 디바이스에 관한 것으로서, 특히 커패시터의 용량이 증가하도록 개선된 반도체 메모리 디바이스에 관한 것이다. 본 발명은 또한 그러한 반도체 메모리 디바이스를 제조하는 방법에 관한 것이다.
삼차원 구조는 동적 랜덤 액세스 메모리(Dynamic Ramdom Access Memory ; DRAM)의 커패시터에 있어서 그 셀의 크기를 감소시켜 주기 때문에 중요하다. 지금까지 다양한 커패시터 구조가 제안되어 왔다. 예를 들어, 핀 타입(fin type) 및 크라운 타입(crown type)같은 커패시터 구조가 공지되어 있다. 폴리실리콘으로 형성된 커패시터 전극(저장 노드 전극)의 표면적을 증가시키는 제안된 방법중에 하나는 표면에 요철부(concave and convex part)를 형성하는 것이다. 이렇게 얻어진 폴리실리콘은 그 표면 구조에 대해서 러기드 폴리실리콘(rugged polysilicon)이라고 불리운다.
러기드 폴리실리콘의 커패시터를 갖는 반도체 메모리 디바이스를 제조하는 방법은, 예를 들어 Applied Physics, Vol. 61, No.11, p.p. 1147-1151에 개시되어 있다. 이하, 첨부된 도면을 참조하여 상기의 방법을 개시될 것이다.
도10에서, 층간 절연막(2)은 실리콘 기판(1) 상에 형성된다. 실리콘 기판(1)의 표면을 노출시키는 컨택트 홀(contact hall)(2a)은 층간 절연막(2)에 제공되어 있다.
도11을 참조하면, 인으로 도핑된 비정질 실리콘(3)이 실리콘 기판(1) 상에 형성되어서 컨택트 홀(2a)을 메운다. 인의 도핑은 비정질 실리콘(3)이 도전성이 되도록 하기 위함이다.
도11 및 도12에서, 도핑된 비정질 실리콘(3)은 패턴화되어 저장 노드 전극(4)을 형성한다.
도12 및 도13에서, 디실란(disilane) 분위기에서 저장 노드(4)를 어닐링함으로써, 그 표면에 실리콘 결정 그레인(4a)이 형성되며, 표면에 요철부가 있는 저장 노드전극(4)을 생성한다. 실리콘 결정 그레인(4a)은, 비정질 실리콘을 모체로 하여 어닐링에 의해 결정으로 성장된다. 도면에 도시되지는 않았지만, 커패시터 절연막이 저장 노드 전극(4)의 표면에 형성되며, 그 위에 또한 셀 플레이트 전극(cell plate electrode)이 형성되어 반도체 메모리 디바이스를 완성한다.
외부 표면 상에 요철부가 형성되었기 때문에, 저장 노드 전극(4)의 외부 표면의 면적이 증가하게 되며, 결과적으로 커패시터의 용량이 증가된다.
그러나, 상술된 것과 같은 러기드 폴리실리콘을 형성시키는 종래의 방법을 사용하여서는 충분히 큰 면적을 갖는 저장 노드 전극이 얻어질 수 없다.
[발명이 이루고자 하는 기술적 과제]
따라서, 본 발명의 목적은 저장 노드 전극의 표면이 보다 명확한 요철부를 갖도록 개선된 반도체 메모리 디바이스를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 유독성에 관하여 안전성이 개선된 반도체 메모리 디바이스 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 방법에 따라 형성되고, 불순물 농도의 특성분포(specific distribution)를 갖는 저장 노드 전극이 제공된 반도체 메모리 디바이스를 획득하는 것이다.
본 발명의 제1 특징에 따른 반도체 메모리 디바이스가 반도체 기판에 제공된다. 표면에 일체로 형성되어 있는 실리콘 결정 그레인이 있는 저장 노드 전극이 반도체 기판에 제공된다. 커패시터 절연막은 반도체 기판 상에 증착되어서, 저장 노드 전극의 외부 표면을 덮는다. 셀 플레이트 전극이 커패시터 절연막을 사이에 두고 저장 노드 전극을 덮는다. 저장 노드 전극은 인으로 도핑된다. 저장 노드 전극의 표면으로부터 내부로 갈수록 인의 농도는 계속적으로 감소한다.
본 발명의 제2 특징에 따른 반도체 메모리 디바이스가 반도체 기판에 제공된다. 표면에 일체로 형성되어 있는 실리콘 결정 그레인이 있는 저장 노드 전극이 반도체 기판에 제공된다. 커패시터 절연막은 반도체 기판 상에 증착되어서, 저장 노드 전극의 외부 표면을 덮는다. 셀 플레이트 전극이 커패시터 절연막을 사이에 두고 저장 노드 전극을 덮는다. 저장 노드 전극은 비소로 도핑된다.
본 발명의 양호한 실시예에 따라, 저장 노드 전극의 표면으로부터 내부로 갈수록 비소의 농도는 계속적으로 감소한다.
본 발명의 제3 특징에 따른 반도체 메모리 디바이스 제조 방법에서, 도핑된 비정질 실리콘으로 형성된 저장 노드 전극이 실리콘 기판에 형성된다. 저장 노드 전극은 PH3를 포함하는 분위기에서 어닐링되어서, 그 표면에 실리콘 결정 그레인을 발생시킨다. 저장 노드 전극의 표면은 커패시터 절연막으로 덮여있다. 셀 플레이트 전극은 커패시터 절연막을 사이에 두고 저장 노드 전극의 표면을 덮도록 반도체 기판 상에 형성된다.
본 발명의 제4 특징에 따른 반도체 메모리 디바이스 제조 방법에서, 도핑된 비정질 실리콘으로 형성된 저장 노드 전극이 실리콘 기판에 제공된다. 저장 노드전극은 수소화 실리콘(silicon hydride)을 포함하는 분위기에서 어닐링되고, 이어서 PH3를 포함하는 분위기에서 어닐링되며, 이에 의해 그 표면에 실리콘 결정 그레인을 발생시킨다. 저장 노드 전극의 표면은 커패시터 절연막으로 덮여 있다. 셀 플레이트 전극은 커패시터 절연막을 사이에 두고 저장 노드 전극의 표면을 덮도록 반도체기판 상에 형성된다.
본 발명의 제5 특징에 따른 반도체 메모리 디바이스 제조 방법에서, 도핑된 비정질 실리콘으로 형성된 저장 노드 전극이 실리콘 기판에 제공된다. 저장 노드 전극은 수소화 비소(arsenic hydride)를 포함하는 분위기에서 어닐링되어서, 그 표면에 실리콘 결정 그레인을 발생시킨다. 저장 노드 전극의 표면은 커패시터 절연막으로 덮여 있다. 셀플레이트 전극은 커패시터 절연막을 사이에 두고 저장노드 전극의 표면을 덮도록 반도체 기판 상에 형성된다.
본 발명의 양호한 실시예에 따라, 수소화 실리콘은 SiH4, Si2H6, 및 SiH2Cl2을 포함하는 그룹으로부터 선택된다.
PH3또를 포함하는 분위기는 다음의 (a),(b),(c)로 이루어진 그룹으로부터 선택된다.
(a) 단일 PH3분위기
(b) PH3및 질소의 분위기
(c) PH3및 수소의 분위기
본 발명의 제1 및 제2 특징에 따라, 반도체 메모리 디바이스는 그 위에 요철부가 형성되었기 때문에 저장 노드 전극의 표면적이 증가한다.
본 발명의 제3 특징에 따른 반도체 메모리 디바이스 제조 방법을 사용하면, 저 장 노드 전극이 PH3를 포함하는 분위기에서 어닐링되기 때문에 보다 큰 실리콘결정 그레인을 갖는 저장 노드 전극이 얻어진다.
본 발명의 제4 특징에 따른 반도체 메모리 디바이스 제조 방법을 사용하면, 저장 노드 전극이 표면에 실리콘 결정 그레인을 형성시키기 위해 수소화 실리콘을 포함하는 분위기에서 어닐링되고, PH3를 포함하는 분위기에서 어닐링되기 때문에, 저장 노드 전극을 수소화 실리콘을 포함하는 분위기에서만 어닐링함으로써 형성된 실리콘 결정 그레인에 비해 훨씬 큰 실리콘 결정 그레인이 형성된다.
본 발명의 제5 특징에 따른 반도체 메모리 디바이스 제조 방법을 사용하면,저장 노드 전극의 표면이 수소화 비소를 포함하는 분위기에서 어닐링되기 때문에, 표면에 보다 큰 실리콘 결정 그레인을 갖는 저장 노드 전극이 획득된다.
본 발명의 상술된 목적들 및 다른 목적들, 특성, 특징 및 장점들이 후술된 상세한 설명과 첨부 도면을 참조하여 보다 명확해질 것이다.
[발명의 구성 및 작용]
이하 본 발명의 실시예가 첨부 도면을 참조로 하여 설명될 것이다.
[실시예 1]
도1을 참조로 하면, 실리콘 기판(1)에 층간 절연막(2)이 형성되어 있다. 실리콘 기판(1)의 표면을 노출시키는 컨택트 홀(2a)이 층간 절연막(2)에 제공되어 있다. 도1 및 도 2에서, 인이 도핑된 비정질 실리콘(3)이 3000-7000Å(양호하게는5000Å) 두께로 증착되어서 컨택트 홀(2a)을 메운다. 이 때에, 비정질 실리콘의 막(3)은 800 sccm(standard cubic centimeter per minute)의 SiH4, 10 sccm의 PH3, 1Torr의 압력, 및 520-530°C의 온도에서 수직 저압 CVD(vertical low pressure CVD)장치를 사용하여 형성되었다. 이렇게 얻어진 막 내의 인의 농도는 5×1020/cm3이다. 인의 농도를 2×1020/cm3내지 6×1020/cm3가 되도록 조정함으로써 양호한 결과가 획득될 수 있다는 것을 명심해야 한다.
도 2 및 도 3에서, 일반적인 포토리소그래피 및 에칭제로서 염소계 가스를 사용한 드라이 에칭에 의해 저장 전극(4) 내에 도핑된 비정질 실리콘막(3)이 형성된다.
도 4 및 도 5에서, 저장 노드 전극(4)이 러기드 되도록 처리된다. 공정은 램프 어닐링(lamp annealing)을 행하는 단기 어닐링 장치를 사용하는 단계로 진행한다. 처리 온도는 680-760°C(양호하게는 750°C)이며, 공정 시간은 2분이었다. 챔버내의 분위기로서 PH3가스가 사용되었으며 그 압력은 1 mtorr로 설정되었다.
러기드 면을 형성하는 매커니즘이 다음과 같이 고려될 수 있다. 도 4에서 PH3이 저장 노드 전극(4)의 표면에 피착되고, 비정질 실리콘이 PH3를 핵으로 하여 결정 성장되며, 실리콘 결정 그레인(4a)이 저장 노드 전극(4)의 외부 표면에 형성된다.
실리콘 결정 그레인(4a)의 형성은 주사형 전자 현미경(Scanning Electron Microscope; SEM)을 사용하여 확인되었다. 실리콘 결정 그레인의 높이(4a)는 700-800Å 이었다.
다시 도 4로 돌아가서, 저장 노드 전극 (4)의 표면에 피착된 PH3또는 핵으로서 의 역할을 마친 후에 화살표 F의 방향으로 저장 노드 전극(4) 내로 확산된다. 결과적으로, 도 7에 도시된 것과 같은 인의 농도 분포를 갖는 저장 노드 전극이 얻어진다. 보다 구체적으로, 인의 농도는 저장 노드 전극(4)의 표면으로부터 내부로 갈수록 계속적으로 감소하며, 특정한 지점에서부터 일정한 값을 유지한다. 세로축은 인의 농도를 나타내며, 가로축은 저장 노드 전극의 표면으로부터 내부로 향한 거리를 나타낸다.
저장 노드 전극(4)의 표면에서의 인의 농도는 6×1020/cm3이다.
비록 상술된 실시예에서는 PH3가 사용되었으나, 본 발명은 그에 한정되는 것은 아니며 AsH3를 사용하여서도 유사한 결과를 얻을 수 있다.
도 6에서, 커패시터 절연막(6)이 저장 노드 전극(4)의 표면을 덮기 위해 실리콘 기판(1)에 형성된다. 셀 플레이트 전극(7)은 커패시터 절연막(6)을 사이에 두고 저장 노드 전극(4)를 덮도록 형성되어서, 커패시터를 완성한다.
[실시예 2]
실시예 2에 따른 제조 공정을 도시하는 도면은 도1 내지 도 6과 유사하다. 본 실시예는 다음과 같은 어닐링 조건에 있어서 실시예 1과 다르다.
30 sccm의 유속으로 챔버 내로 Si2H6를 유입시켜, 750°C에서 30분 동안 어닐링이 행하였다. Si2H6가스의 공급이 중단된 직후에, 100 sccm의 PH3만이 유입되었고, 그 상태로 90초 동안 유지되었다. 챔버로부터 꺼내진 샘플의 표면은 실시예1에서와 같이 주사형 전자 현미경을 사용하여 관찰되었으며, 도 8에 도시된 것과 같은 표면을 나타낸다.
도 8을 참조로 하여, 실리콘 결정 그레인(4a)이 상기 방법에 따라 저장 노드 전극(4)의 표면 상에 균일하게 형성되었다는 것을 알 수 있었다. 도 9는 도10 내지 도13에 도시된 종래의 방법에 따라 얻어진 샘플의 SEM 관찰 결과를 도시한다.
종래의 방법에 따르면, 저장 노드 전극(4)의 표면에 결정 그레인(4a)이 형성되지 않은 영역(10)이 있다는 것이 발견된다. 이러한 상기 SEM 사진들을 참조 및 비교함으로써 Si2H6분위기에서 어닐링되고 또한 PH3분위기에서 어닐링된 샘플의 저장노드 전극(4)에 실리콘 결정 그레인(4a)이 더욱 밀접하게 형성된다는 것이 이해된다.
[실시예 3]
본 실시예에 따른 제조 단계들은 도1 내지 도 6에서와 유사하다. 본 실시예는 어닐링 조건에 있어서만 실시예1 및 실시예2와 다르다.
본 실시예에 따라, Si2H6=30 sccm과 PH3=100 sccm의 혼합 가스 하에서 어닐링이 행해진다. 상기와 같은 조건에서의 어닐링은 실시예 2와 유사한 효과를 나타냈다. Si2H6이 30 sccm인 경우, PH3의 양이 100 sccm -1 SLM(Standard Liter per Minute)의 범위 내에서 변화하는 경우, 유사한 효과가 얻어진다는 것을 숙지하자.
또한, PH3가 첨가되지 않는 종래의 실시예(도10 내지 도13)와 비교하여, 유독성 PH3가스를 보다 안전하게 사용하기 위해 질소 또는 수소 가스에 의해 1% 정도로 희석된 PH3를 사용함으로써 요철이 현저하게 러기드될 수 있다는 것을 숙지하자.
비록 상기 실시예에서는 수소화 실리콘으로서 SiH4가 사용되었으나, 본 발명은 이에 한정되지 아니며 Si2H6, 및 SiH2Cl2가 양호하게 사용될 수 있다.
상술된 바와 같이, 저장 노드 전극의 표면은 본 발명에 따라 PH3또는 AsH3를 포함하는 분위기에서 어닐링함으로써 러기드될 수 있다. 결과적으로, 표면적이 넓은 저장 노드 전극이 얻어질 수 있다. 저장 노드 전극에 열확산된 PH3또는 AsH3가 도우너로서의 역할을 할 때, 커패시터를 효율적으로 사용할 수 있는 부수적인 효과가 얻어질 수 있다.
비록 본 발명은 상세하게 설명되었으나, 단지 설명와 예시를 목적한 것이며 본 발명이 그에 한정되는 것은 아니고, 본 발명의 정신 및 범위는 오직 첨부된 청구범위에 의해서만 한정된다.

Claims (9)

  1. (정정)반도체 메모리 디바이스에 있어서, 반도체 기판; 상기 반도체 기판 상에 제공되며 그 표면 상에 실리콘 결정 그레인이 일체로 형성되어 있는 저장 노드 전극; 상기 실리콘 결정 그레인을 포함하는 상기 저장 노드 전극의 외부 표면을 덮도록 상기 반도체 기판 상에 제공되는 커패시터 절연막; 및 상기 커패시터 절연막을 사이에 두고 상기 저장 노드 전극을 덮는 셀 플레이트전극을 포함하며, 상기 실리콘 결정 그레인 내에 인이 도핑되어 있으며, 상기 인의 농도는 상기 실리콘 결정 그레인의 표면으로부터 내부로 갈수록 계속적으로 감소하는 것을 특징으로 하는 반도체 메모리 디바이스.
  2. (정정)반도체 메모리 디바이스에 있어서, 반도체 기판; 상기 반도체 기판 상에 제공되며, 그 표면 상에 실리콘 결정 그레인이 일체로 형성되어 있는 저장 노드 전극; 상기 실리콘 결정 그레인을 포함하는 상기 저장 노드 전극의 외부 표면을 덮도록 상기 반도체 기판 상에 제공되는 커패시터 절연막; 및 상기 커패시터 절연막을 사이에 두고 상기 저장 노드 전극을 덮는 셀 플레이트전극을 포함하며, 상기 실리콘 결정 그레인 내에 비소가 도핑되어 있고, 상기 비소의 농도는 상기 실리콘 결정 그레인들의 표면으로부터 내부로 갈수록 계속적으로 감소하는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제1항에 있어서, 상기 실리콘 결정 그레인의 높이는 700-800Å인 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 반도체 메모리 디바이스 제조 방법에 있어서, 실리콘 기판 상에 비정질 실리콘의 저장 노드 전극을 형성하는 단계; PH3를 포함하는 분위기에서 상기 저장 노드 전극을 어닐링하여, 상기 저장노드 전극의 표면에 실리콘 결정 그레인들을 형성하는 단계; 상기 저장 노드 전극의 표면을 커패시터 절연막으로 덮는 단계; 및 상기 커패시터 절연막을 사이에 두고 상기 저장 노드 전극의 표면을 덮도록 상기 반도체 기판 상에 셀 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  5. 제4항에 있어서, 상기 어닐링 단계는 수소화 실리콘을 더 포함하는 상기 분위기에서 행해지는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  6. 반도체 메모리 디바이스 제조 방법에 있어서, 실리콘 기판 상에 비정질 실리콘의 저장 노드 전극을 형성하는 단계; 수소화 실리콘을 포함하는 분위기에서 상기 저장 노드 전극을 어닐링하고, PH3를 포함하는 분위기에서 상기 저장 노드 전극을 어닐링하여, 상기 저장 노드 전극의 표면에 실리콘 결정 그레인을 형성하는 단계; 상기 저장 노드 전극의 표면을 커패시터 절연막으로 덮는 단계; 및 상기 커패시터 절연막을 사이에 두고 상기 저장 노드 전극의 표면을 덮도록 상기 반도체 기판 상에 셀 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  7. 제5항에 있어서, 상기 수소화 실리콘은 SiH4, Si2H6, 및 SiH2Cl2을 포함하는 그룹으로부터 선택되는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  8. 제4항에 있어서, PH3를 포함하는 상기 분위기는 다음의 그룹 (a) 단일 PH3분위기 (b) PH3및 질소의 분위기, 및 (c) PH3및 수소의 분위기로부터 선택되는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
  9. 반도체 메모리 디바이스 제조 방법에 있어서, 실리콘 기판 상에 비정질 실리콘의 저장 노드 전극을 형성하는 단계; AsH3를 포함하는 분위기에서 상기 저장 노드 전극을 어닐링하여, 상기 저장 노드 전극의 표면에 실리콘 결정 그레인을 형성하는 단계; 상기 저장 노드 전극의 표면을 커패시터 절연막으로 덮는 단계; 및 상기 커패시터 절연막을 사이에 두고 상기 저장 노드 전극의 표면을 덮도록 상기 반도체 기판 상에 셀 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 디바이스 제조 방법.
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