KR970024026A - 에칭 공정을 사용하여 비도전성이 될 수 있으며 프리데이터 시스템에서 동작가능한 도전성 디바이스 구조(A Conductive Device Structure that can be rendered Non-Conductive Using An Etch Process Operable in Predator System) - Google Patents

에칭 공정을 사용하여 비도전성이 될 수 있으며 프리데이터 시스템에서 동작가능한 도전성 디바이스 구조(A Conductive Device Structure that can be rendered Non-Conductive Using An Etch Process Operable in Predator System) Download PDF

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KR970024026A
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conductive device
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스리칸쓰 크리쉬난
피터 맥아널리
제프 맥키
데이비드 놀렌
폴 니콜리안
Original Assignee
윌리엄 이. 힐러
텍사스 인스트루먼츠 인코포레이티드
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Abstract

본 발명은 한 실시예는 비도전성이 될 수 있는 도전성 디바이스 구조[도 3의 “퓨즈”(300)]이다. 이 도전성 디바이스 구조는 반도체 기판; 상기 반도체 기판 상에 위치되며, 소정 폭을 갖는 제1 접촉 영역[도 3의 영역(306)]; 상기 반도체 기판 상에서 상기 제1 접촉 영역으로부터 일정 간격 떨어져 위치되며, 소정 폭을 갖는 제2 접촉 영역[도 3의 영역(304)]; 상기 반도체 기판 상에서 상기 제1 접속 영역 및 제2 접촉 영역 사이에 위치되며 상기 제1 접촉 영역 및 제2 접촉 영역 사이에서 저저항의 전기 경로를 제공하도록 위치된 도체[도 3의 영역(310)]; 및 상기 제1 접촉 영역, 상기 제2 접촉 영역 및 상기 도체 상에 위치되며 개구[도 3의 개구(302)]를 구비하여 상기 도체의 적어도 일부를 노출시키는 층을 포함하되, 상기 제1 및 제2 접촉 영역의 상당 부분은 상기 층에 의해 피복되며, 상기 노출된 도체의 적어도 일부는 순차적으로 제거되어 상기 제1 접촉 영역을 상기 제2 접촉 영역으로 부터 전기적으로 실질적으로 절연시킬 수 있다.

Description

에칭 공정을 사용하여 비도전성이 될 수 있으며 프리데이터 시스템에서 동작가능한 도전성 디바이스 구조(A Condutive Device Structure that can be rendered Non-Conductive Using An Etch Process Operable in Predator System)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 1은 본 발명의 한 실시예를 도시한 것으로, “안테나”에 접속된 트랜지스터를 도시한 평면도,
도 3은 본 발명의 제2 실시예를 도시한 것으로서, 퓨즈를 도시한 평면도,
도 4a-4c는 본 발명의 제3 실시예를 도시한 것으로서, 전하로 인한 손상의 검출을 위한 차동 쌍을 도시한 회로도.

Claims (19)

  1. 비도전성이 될 수 있는 도전성 디바이스 구조에 있어서, 반도체 기판; 상기 반도체 기판 상에 위치되며, 소정 폭을 갖는 제1 접촉 영역; 상기 반도체 기판 상에서 상기 제1 접촉 영역으로부터 일정 간격 떨어져 위치되며, 소정 폭을 갖는 제2 접촉 영역; 상기 반도체 기판 상에서 상기 제1 접촉 영역 및 제2 접촉 영역 사이에 위치되며, 상기 제1 접촉 영역 및 제2 접촉 영역 사이에서 저저항의 전기 경로를 제공하도록 위치된 도체; 및 상기 제1 접촉 영역, 상기 제2 접촉 영역 및 상기 도체 상에 위치되며, 개구를 구비하여 상기 도체의 적어도 일부를 노출시키는 층을 포함하되, 상기 제1 및 제 2 접촉 영역의 상당 부분은 상기 층에 의해 피복되며, 상기 노출된 도체의 적어도 일부는 순차적으로 제거되어 상기 제1 접촉 영역이 상기 제2 접촉 영역으로부터 전기적으로 실질적으로 절연될 수 있는 것을 특징으로 하는 도전성 디바이스 구조.
  2. 제1항에 있어서, 상기 층은 여러 층으로 구성되는 것을 특징으로 하는 도전성 디바이스 구조.
  3. 제1항에 있어서, 상기 층은 포토레지스트 층으로 구성되는 것을 특징으로 하는 도전성 디바이스 구조.
  4. 제2항에 있어서, 상기 층은 실리콘, 폴리실리콘, 비정질 실리콘, 폴리머, 산화물, 질화물, 금속 또는 그 임의 화합물로 구성되는 그룹으로부터 선택된 성분들로 구성되는 여러 층으로 구성되는 것을 특징으로 하는 도전성 디바이스 구조.
  5. 제2항에 있어서, 상기 층은 유전체 층으로 구성되는 것을 특징으로 하는 도전성 디바이스 구조.
  6. 제1항에 있어서, 상기 제1 접촉 영역, 상기 제2 접촉 영역 및 상기 도체는 모두 동일 재료로 이루어지는 것을 특징으로 하는 도전성 디바이스 구조.
  7. 제6항에 있어서, 상기 동일 재료는 폴리실리콘, 금속, 도전성 폴리머, 실리사이드 또는 그 임의 화합물로 구성되는 그룹으로부터 선택되는 것을 특징으로 하는 도전성 디바이스 구조.
  8. 제1항에 있어서, 상기 도체는 상기 제1 및 제2 접촉 영역의 폭보다 작은 폭을 갖는 것을 특징으로 하는 도전성 디바이스 구조.
  9. 제1항에 있어서, 상기 도체는 상기 제1 접촉 영역의 상기 폭 및 상기 제2 접촉 영역의 상기 폭과 거의 동일한 폭을 갖는 것을 특징으로 하는 도전성 디바이스 구조.
  10. 제1항에 있어서, 상기 도체는 상기 제1 및 제2 접촉 영역의 폭보다 큰 폭을 갖는 것을 특징으로 하는 도전성 디바이스 구조.
  11. 제1항에 있어서, 다수의 도전성 디바이스는 상이한 디바이스 층들 상에 형성되는 것을 특징으로 하는 도전성 디바이스 구조.
  12. 제11항에 있어서 상기 다수의 도전성 디바이스의 일부는 상기 부분 각각의 상기 제1 접속 영역을 함께 접속하고 각 부분의 상기 제2 접촉 영역을 함께 접속함으로써 병렬 접속되는 것을 특징으로 하는 도전성 디바이스 구조.
  13. 비도전성이 될 수 있는 도전성 디바이스에 있어서, 반도체 기판; 상기 반도체 기판 상에 위치되며, 소정 폭을 갖는 제1 도전성 영역; 상기 반도체 기판 상에서 상기 제1 도전성 영역으로부터 일정 간격 떨어져 위치되며, 소정 폭을 갖는 제2 도전성 영역; 상기 반도체 기판 상에서 상기 제1 도전성 영역 및 제2도전성 영역 사이에 위치되어 상기 제1 및 제2 도전성 영역 사이에서 전기 전도 경로를 제공하며, 상기 제1 및 제2 도전성 영역의 폭보다 작은 폭을 갖는 제3도전성 영역; 및 상기 제1, 제2 및 제3 도전성 영역 상에 위치되며, 상기 제1 및 제2 도전성 영역의 상당 부분을 피복하고 개구를 구비함으로써 상기 제3 도전성 영역의 적어도 일부를 노출시키는 층을 포함하며, 상기 제1 및 제2 도전성 영역은 상기 노출된 제3 도전성 영역의 적어도 상당 부분이 순차적인 에칭 공정시 제거되면 서로로부터 전기적으로 절연되는 것을 특징으로 하는 도전성 디바이스.
  14. 제13항에 있어서, 상기 제1, 제2 및 제3 도전성 영역이 도전성 실리콘, 폴리 실리콘, 폴리머, 비정질 실리콘, 실리사이드 및 금속으로 구성되는 그룹으로부터 선택된 한 재료로 구성되는 것을 특징으로 하는 도전성 디바이스.
  15. 제13항에 있어서, 상기 층은 포토레지스트로 구성되는 것을 특징으로 하는 도전성 디바이스.
  16. 제13항에 있어서, 상기 층은 적어도 하나의 층으로 구성되는 것을 특징으로 하는 도전성 디바이스.
  17. 상기 도전성 디바이스와 사용 후 선택적으로 비도전성이 될 수 있는 도전성 디바이스 구조에 있어서, 반도체 기판; 상기 반도체 기판 상에 위치되는 제1 접촉 영역; 상기 반도체 기판 상에서 상기 제1 접촉 영역으로 부터 일정 간격 떨어져 위치되는 제2 접촉 영역; 상기 반도체 기판 상에서 상기 제1 접촉 영역 린 제2 접촉 영역 사이에 위치되며, 상기 제1 접촉 영역 및 상기 제2 접촉 영역 사이에서 전기 전도 경로를 제공하도록 위치된 도체를 포함하며, 상기 도체의 적어도 일부는 선택적으로 제거되어 상기 제1 접촉 영역을 상기 제2 접촉 영역으로부터 전기적으로 실질적으로 절연시킬 수 있는 것을 특징으로 하는 도전성 디바이스 구조.
  18. 제17항에 있어서, 상기 도전성 디바이스는 상기 도전성 디바이스를 선택적으로 비도전성이 되도록 함으로써 다른 회로 소자를 보호하는데 이용될 수 있는 것을 특징으로 하는 도전성 디바이스 구조.
  19. 제17항에 있어서, 상기 도전성 디바이스는 상기 도전성 디바이스를 선택적으로 비도전성이 되도록 함으로써 하나의 회로 소자를 다른 소자로부터 절연시키는데 이용될 수 있는 것을 특징으로 하는 도전성 디바이스 구조.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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