KR970023760A - 반도체 웨이퍼상의 칩 패턴을 최적화하는 방법 - Google Patents

반도체 웨이퍼상의 칩 패턴을 최적화하는 방법 Download PDF

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KR970023760A
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요아킴 스트로흐 뤼디거
쿤너트 데트레프
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레오노레 호르니크
도이취 아이티티 인더스트리스 게젤샤프트 미트 베쉬랭크터 하프퉁
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Abstract

반도체 웨이퍼(1)상의 칩(3)은 마스크에 의해 스텝 앤드 리피트(step-and-repeat) 패션으로 임프린트되는데, 마스크는 마스크상의 기준 포인트를 경유하여 조정되고 웨이퍼(1)상의 조정 마크의 관계 위치는 칩(3)의 제작공정비용을 결정하는 수량(quantity)을 최적화하는 절차에 의해 결정된다.

Description

반도체 웨이퍼상의 칩 패턴을 최적화하는 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도 1은 본 발명에 따른 최적화된 스텝 필드 패턴을 도시한 도면.

Claims (14)

  1. 마스크에 의해 상부에 반도체 칩(3)이 임프린트되고 포토레지스트로 피복된 반도체 웨이퍼(1)상의 반도체 칩(3), 특히 IC 칩의 패턴을 최적화하는 방법에 있어서, 마스크는 마스크상의 기준 포인트를 경유하여 조정되고 웨이퍼(1)상의 조정 마크의 관계 공간 위치는 반도체 칩(3)의 제작공정 비용을 결정하는 수량을 최적화하는 절차에 의해 결정되고, 서로 관계하는 상기 반도체 칩의 상기 위치는 최적화 동안에 고정되어 있는 것을 특징으로 하는반도체 칩 패턴의 최적화 방법.
  2. 제1항에 있어서, 최적화가 마스크 제작공정 이전에 실행되고, 동시에 웨이퍼상에 임프린트될 반도체 칩에 따른 마스크 형성이 결정되는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  3. 제1항에 있어서, 마스크는 적어도 하나의 반도체 칩을 포함하는 스텝 필드를 임프린트 하도록 디자인되고, 스텝 필드는 스텝 앤드 리피트 패션으로 마스크에 의해 웨이퍼 상에 임프린트되는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  4. 제3항에 있어서, 상기 최적화는 제1마스크 노출 이전에 실행되는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  5. 선행 항 중 어느 한 항에 있어서, 수량은 웨이퍼(1)상에 증착될 수 있는 반도체 칩(3)의 수이고, 최적화하기 위한 칩의 최대수가 결정되는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  6. 선행 항 중 어느 한 항에 있어서, 수량은 스텝 필드의 수이고, 최적화에 대한 최소수가 결정되는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  7. 선행 항 중 어느 한 항에 있어서, 최적화가 제작공정 프로세스에 의해 결정되는 경계 조건으로 실행되는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  8. 제7항에 있어서, 경계 조건으로서, 어떠한 필드(4)도 상부에 임프린트되지 않는 제한 영역(2), 어떠한 경우에는 상부에 스텝 필드가 임프린트되는노출 영역, 및/또는 상부에 테스트 패턴이 임프린트되는 테스트 영역은, 웨이퍼(1)상에 정해지는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  9. 선행 항 중 어느 한 항에 있어서, 만일 동일 최적 수량을 가지는 두개 이상의 스텝 필드 패턴(4)이 결정되는 경우, 그 패턴은 웨이퍼의 주변으로부터의 반도체 칩(3)까지의 거리가 최대일 때 선택되는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  10. 선행 항 중 어느 한 항에 있어서, 최적화는 컴퓨터에 의해 실행되는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  11. 제6항 내지 제10항 중 어느 한 항에 있어서, 또다른 수량은 스텝 필드의 측/길이 비율이고, 따라서 반도체 칩(3)은 스텝 필드(4)에서 그룹화되는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  12. 제1항 내지 6항 중 어느 한 항에 있어서, 또다른 수량은 IC칩의 영역 또는 측/길이 비율인 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  13. 제12항에 있어서, IC칩(3)의 스위칭 블록의 배열은 계산된 비율에 가장 근사한 IC칩(3)의 측/길이 비율에 도달될 때까지 변경되는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서 반도체 칩(3)의 제작공정 비용을 결정하는 수량을 최적화하기 위해, 마스크는 산술 시뮬레이션에 의해 웨이퍼(1)에 관계하는 스텝으로 이동되고, 관계 위치는 기준 포인트의 관계 위치를 경유하여 결정되고, 조정 마크는 공간 위치에 따라 저장되고 다른 위치와 비교되는 것을 특징으로 하는 반도체 칩 패턴의 최적화 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960044693A 1995-10-10 1996-10-09 반도체 웨이퍼상의 칩 패턴을 최적화하는 방법 KR970023760A (ko)

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Application Number Priority Date Filing Date Title
DE19537756A DE19537756A1 (de) 1995-10-10 1995-10-10 Verfahren zum Optimieren einer Stepfeldanordnung auf einem Halbleiterwafer
DE19537756.7 1996-08-22
EP96113463A EP0768575A3 (de) 1995-10-10 1996-08-22 Verfahren zum Optimieren einer Anordnung von Halbleiterelementen auf einem Halbleiterwafer
EP96113463.2 1996-08-22

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KR1019960044693A KR970023760A (ko) 1995-10-10 1996-10-09 반도체 웨이퍼상의 칩 패턴을 최적화하는 방법

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782460B1 (ko) * 2006-03-28 2007-12-05 삼성에스디아이 주식회사 레이저 조사 장치 및 이를 이용한 유기전계발광소자의제조방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6522940B1 (en) 1999-12-28 2003-02-18 Koninklijke Philips Electronics N.V. Method and system for varying die shape to increase wafer productivity

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58107633A (ja) * 1981-12-21 1983-06-27 Canon Inc 特殊チツプを逃げたシヨツト配列方法
JPS59101831A (ja) * 1982-12-01 1984-06-12 Canon Inc 半導体焼付露光装置
JPS59117215A (ja) * 1982-12-24 1984-07-06 Hitachi Micro Comput Eng Ltd 半導体ウエ−ハ
GB8610655D0 (en) * 1986-05-01 1986-06-04 Smiths Industries Plc Integrated circuit substrates
JPS63108706A (ja) * 1986-10-27 1988-05-13 Toshiba Corp 半導体装置の製造方法
JP2577507B2 (ja) * 1990-12-19 1997-02-05 株式会社東芝 ウェーハの描画装置
JP3320262B2 (ja) * 1995-07-07 2002-09-03 キヤノン株式会社 走査露光装置及び方法並びにそれを用いたデバイス製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100782460B1 (ko) * 2006-03-28 2007-12-05 삼성에스디아이 주식회사 레이저 조사 장치 및 이를 이용한 유기전계발광소자의제조방법

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