KR970012717A - 반도체 메모리 장치의 리프레시 회로 - Google Patents

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Abstract

1. 청구 범위에 기재된 발명이 속한 기술 분야
반도체 메모리 장치의 리프레시 회로.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 칩 내부의 독립적인 리프레시 클럭발생회로를 이용하여 제어부(CPU : Central Processing Unit)와 무관하게 리프레시 동작을 수행하여 상기 제어부의 데이터 처리 속도 및 전원 소모를 개선한다.
3. 발명의 해결 방법의 요지
반도체 메모리장치내에 리프레시 클럭만을 발생하는 클럭발생회로와 정상적인 읽기/쓰기에 관한 타이밍 펄스만을 발생하는 타이머를 개별적으로 두어 해결한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 리프레시 회로에 이용된다.

Description

반도체 메모리 장치의 리프레시 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 메모리 장치의 리프레시 회로의 구성도.

Claims (1)

  1. 반도체 메모리 장치의 리프레시 회로에 있어서, 읽기/쓰기 제어 신호와 제어어드레스신호와 로우 어드레스 스트로브 신호와 칼럼 어드레스 스트로브 신호의 발생을 제어하는 제어 수단과 ; 일정한 주기로 리프레시 펄스를 발생하는 펄스 발생수단과 ; 상기 펄스발생수단에 연결되며, 상기 리프레시 펄스에 인에이블될 경우 읽기/쓰기 제어 신호를 디스 인에이블시키고 카운팅 어드레스를 발생하는 어드레스카운터와 ; 상기 읽기/쓰기 제어 신호의 타이밍 펄스만을 발생하는 타이머와 ; 상기 읽기/쓰기 제어 신호의 타이밍 펄스를 입력하여 상기 반도체 메모리의 칼럼어드레스를 지정하는 칼럼디코더와 ; 상기 카운팅 어드레스와 상기 제어어드레스신호를 입력하여 상기 반도체 메모리의 로우 어드레스를 지정하는 로우 디코더와 구성됨을 특징으로 하는 반도체 메모리 리프레시 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950028387A 1995-08-31 1995-08-31 반도체 메모리 장치의 리프레시 회로 KR100201938B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425838B1 (ko) * 1999-10-15 2004-04-03 후다바 덴시 고교 가부시키가이샤 도전성 박막 패턴 기판의 제조방법
KR100524059B1 (ko) * 1998-10-01 2005-12-21 삼성전자주식회사 컴퓨터의 에스.티.알. 기능 지원장치

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KR100524059B1 (ko) * 1998-10-01 2005-12-21 삼성전자주식회사 컴퓨터의 에스.티.알. 기능 지원장치
KR100425838B1 (ko) * 1999-10-15 2004-04-03 후다바 덴시 고교 가부시키가이샤 도전성 박막 패턴 기판의 제조방법

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