KR970006527B1 - 성형링 집적회로 패키지 - Google Patents

성형링 집적회로 패키지 Download PDF

Info

Publication number
KR970006527B1
KR970006527B1 KR1019930702763A KR930702763A KR970006527B1 KR 970006527 B1 KR970006527 B1 KR 970006527B1 KR 1019930702763 A KR1019930702763 A KR 1019930702763A KR 930702763 A KR930702763 A KR 930702763A KR 970006527 B1 KR970006527 B1 KR 970006527B1
Authority
KR
South Korea
Prior art keywords
die
integrated circuit
leads
lead frame
central
Prior art date
Application number
KR1019930702763A
Other languages
English (en)
Inventor
제이. 저스키 프랭크
비. 서펠사 안토니
케이. 베리안 린다
Original Assignee
모토로라 인코포레이티드
다니엘 케이. 니콜스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모토로라 인코포레이티드, 다니엘 케이. 니콜스 filed Critical 모토로라 인코포레이티드
Application granted granted Critical
Publication of KR970006527B1 publication Critical patent/KR970006527B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64—Heat extraction or cooling elements
    • H01L33/642—Heat extraction or cooling elements characterized by the shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

내용없음.

Description

[발명의 명칭]
성형링 집적회로 패키지
[도면의 간단한 설명]
제1도는 제2도의 선 1-1을 따라서 취한 본 발명에 따른 집적 회로 패키지의 단면도.
제2도는 본 발명의 집적 회로 패키지의 하부의 사시도.
제3도는 본 발명에 따른 집적 회로 패키지의 하부의 사시도.
제4도는 본 발명에 따른 집적 회로 패키지의 제조용 성형기의 한 실시예의 사시도.
제5도는 본 발명에 따른 집적 회로 패키지의 측면도.
제6도는 본 발명에 따른 방열기를 가진 집적 회로 패키지의 단면도.
제7도는 제2도의 1-1을 따라서 취한 집적 회로 패키지의 단면도.
[발명의 상세한 설명]
[기술분야]
본 발명은 전자 디바이스용 패키지에 관한 것이고, 보다 상세하게는 이입 성형되어 집적화된 회로 패키지에 관한 것이다.
[배경]
집적회로의 제조기술에 있어서, 보다 작고, 보다 조밀하며, 보다열적으로 효율적이며 저렴한 회로 및 관련된 패키지를 제조하는 것이 계속되는 목표라는 것은 공지된 사실이다. 다수의 대안적인 패키지화 방법론들이 이러한 것과 다른 관련 영역을 다루도록 제안되어 왔었다. 집적 회로 또는 IC가 패키지화되는 모듈 또는 케이싱은 집적회로의 최종적 비용, 수행 및 수명에 있어서 중요한 변수이다. 예를들어, IC가 보다 조밀해짐으로써, 칩에 의해 발생되는 열에너지의 효율적인 분산은 이것의 유효 수명을 가능한 길게 연장하는데 있어서 크게 중요하게 된다. 또 다른 고려는 리드와, 집적 회로 패드로의 연결부의 수의 증가이며, 이는 구조의 복잡성을 더불어 증가시키고, 최종 제품의 비용에 추가된다. 증가된 밀도는 실제의 패키지 사이즈에 있어서 증가하는 것에 의하여 명백하게 된다. 패키지의 사이즈가 다이로부터나오는 리이드의 숫자의 지수(exponential)이기 때문에, 신속하고 극적으로 증가하는 밀도는 패키지의사이즈를 증가시킨다. 보다큰 다이 및 패키지 사이즈는패키지화 물질들의 팽창 계수의 불일치로 인한 증가된 열적 문제점을 만든다.
이중 인 라인(DIP, dual in line) 패키지 또는 쿼드 플랫 팩(QFP, quad flat pack)과 같은 플라스틱 패키지에 있어서 이입 성형 IC 다이는 DIP 또는 QFP가 크게 되었을때 상당한 문제를 야기시킨다. 열 자화 및 팽창 계수 응력과 같은 문제들은 패키지의 크기 상한을 제한한다. 예를들어, 열 전달을 향상시키도록 플라스틱 성형 합성물에 적적한 충전재를 추가하는 것과 같은 대단히 많은 시도들이 이러한 문제점들을 다루기 위하여 시도되었었다. 충전재는 실리콘 IC의 팽창계수를 보다 밀접하게 접근시키도록 팽창계수를 감소시킨다. 이러한 방법들은 모든 문제를 전체적으로 다루어 적절하게 해결하지 못하기 때문에, 산업에 폭넓게 채택되지 못하였다.
그러므로, 집적 회로와 같은 전자 부품용 패키지를 제공하는 기술에 있어서 계속적인 목표는 저렴한 비용으로 확실하게 제조될 수 있는 장치에 있어서 열자화 및 열팽창 계수의 불일치 문제들을 만족하게 다루는 패키지 설계이다. 이러한 패키지는 큰 집적회로 패키지를 위하여 이전에는 존재하지 않았었다.
[발명의 요약]
간단하게, 본 발명에 따라 다이 표면에 능동 회로를 나타내돼 A는 집적 회로 패키지가 제공된다. 집적회로 다이는 다이가 이것으리 주변부에 의해 리드 프레임상에서 지지되는 방법으로 메탈 리드 프레임의 다이설치 부분에 설치된다. 다이상에 있는 능동 회로는 다이상에 있는 집적 패드와 메탈 리드 프레임 사이에 있는 얇은 와이어에 의하여 다양한 리드 프레임 리드들에 연결된다. 그런후에, 플라스틱 물질이 와이어 접착 패드, 집적 회로 다이의주변, 와이어 접착부, 리드의 일부, 다이 후면 주변부, 및 리드 프레임 다이 설치 부분을 캡슐로 보호하도록 성형된다. 플라스틱 물질은 다이 전면부의 능동회로와 다이후면부의 중앙부분을 노출시키도록 형성된다.
추가의 실시예에서, 리드 프레임의다이 설치 부분은 윈도우 프레임같이 형상화되고, 다이는 윈도우 프레임상에 얹혀지고, 다이 설치 부분의 중앙은 다이 후면부를 노출시키도록 개방된다.
[바람직한 실시예의 상세한 설명]
본 발명은 도면을 참조하여 보다 상세하게 설명될 것이다. 독자는 제1도에서, 또한 제2도 및 3도에서 사시도로 도시된 도면부호 10으로 인용된 전자 패키지의내부 부분의 단면도를 볼 수 있을 것이다. 패키지(10)의 중앙에는 제1면(14)과 마주한 제2면(20)을 가지는 집적회로(IC) 다이(12)가 있다. 제1면(14)은 제1면의 대부분을 덮는 중앙 영역에 능동 회로(15, active circuitry)를 가진다. 다수의 접착 패드(17)들을 수용하는 주변 부분(16)이 능동회로(15)를 에워싼다. 중앙 부분을 에워싸는 주변부분(22)은 다이(12)의 제2면(20)에 있다. 다이(12)는 주변부분(22)이 리드 프레임의 다이 설치 부분(32)위에 놓여지도록 다이를 위치시키는 것에 의하여 리드 프레임(30)위에 설치된다. 리드 프레임의다이 설치 부분(32)은 선택적으로 윈도우 프레임형의 형상으로 구성되고, 즉, 윈도우 프레임이 중앙에 틈부를 구비한 경계부로 구성되는 것으로, 다이(12)가 윈도우 프레임의 경계부에 설치된다. 이러한 구성은 다이(12)의 제2면(20)이 노출되도록 하고, 종래 기술에서와 같이 고형의 다이 설치 패드에 의해 덮혀지지 않게 된다. 다이(12)는 공용 다이 결합제, 다양한 땐납합금과같은 종래 수단들 중 어느 하나에 의하여, 또는 전도성 에폭시를 사용하는 것에 의하여 다이 설치부분(32)에 접착된다. 에폭시 또는 공용 결합제와 같은 접착 물질은 주변 부분(22)과 다이 설치 부분(32) 사이에 적용된다. 바람직한 실시예에서, 전도성 에폭시가 사용되며, 에폭시는 다이를 설치한 후에 경화된다.
그런 다음, 다이(12)는 예를 들어 와이어 결합부(18)의 수단에 의해 리드 프레임(30)에 전기적으로서로 접속된다. 리드 프레임(30)은 전기된 다이 설치 부분(32)과, 제1부분(33) 및 제2부분(34)을 가지는 다수의 리드들로 이루어진다. 리드들은 종래의 DIP 및 QFP용 리드 프레임에서 볼 수 있는 것과 같은 패턴의 팬-아우트(fan-out) 형태로 다이 설치 부분(32)을 에워싼다. 와이어 결합부(18)들은 와이어 결합 패드(17)와 리드 프레임(30)의 제1부분(33)사이에서 종래 방식으로 형성된다. 다이(12)는 리드 프레임에 결합되는 플립-칩 또는 유사한 형태의구성을 수행하도록 결합되는 탭(TAB)일 수도 있다. 상술한 경우에 있어서, 능동회로가 페이스 업( face up)에 대비되는 바와 같은 페이스 다운으로 설치되기 때문에 제1면과 제2면이 역으로되고, 다이의 후면부로의 윈도우프레임 부착은 적용될 수 없다.
다이(12)가 다이 설치 부분(12)에 기계적으로 설치되고, 와이어 결합부(18)에 의하여 리드 프레임(30)의 제1부분(33)에 전기적으로 접속된 후에, 조립체는 다이의 상호 접속부, 와이어 결합부 및 리드 프레임을 캡슐로 보호하기 위하여 성형 공동에 배치된다. 제4도를 참조하여, 성형기의 하부 절반부(40)는 다이(12)가 엊혀지는 축받이부 또는 제1부재(42)를 가진다.
마찬가지로 리드 프레임(30)은 성형기의 주변부분(44) 위에 얹혀진다. 성형기의 상부 절반부(46)는 하부 절반부(40)에 대응하고, 다이(12)의 능동 회로(15)위에 얹혀지게 되는 축받이부 또는 제2부재(48)를 가진다. 바람직한 실시예에서, 제2부재(48)는 탄성 중합 물질로 이루어진다. 제2부재(48)는 상부 절반부가 하부 절반부(40)상에 배치되어 성형기가 닫혀졌을때, 탄성 중합체의 제2부재(48)가 능동회로(15)를 압박하고 밀착 밀봉을 형성하기 위해 눌려지도록 상부 절반부(46)의 표면의 평면이상 돌출한다. 그런다음,이입 성형 합성물과 같은 플라스틱 물질이 IC의 부분들을 캡슐로 보호하기 위하여 성형기에있는 공간(47)안으로 주사되거나 또는 부어진다. 성형 작업동안, 턴성 중합체 부재(48)는 다이 표면을 가로지르는 성형 합성물의 흘러나옴을 방지하기 위하여 다이의 능동 회로(15)를 향해 누르거나 또는압박한다. 성형기에 있는 하부 절반부에 있는 제1부재(42)는 밀착밀봉 및 다이(12)주위의 보다 큰 탄력성을 생성하도록 또한 탄성 중합 물질일 수도 있다. 그러나, 대단히 많은 탄성 중합체들이 이입 성형공정시에 이러한 목적을 위하여 사용될 수 있으며, 탄성 중합체는 고온 물질이어야만 된다. 스티렌 부타디엔 러버/스티렌 기본 열가소성 탄성 중합체/실리콘 러버의 혼합물로 만들어진 공중합체 물질이 이입 성형 작업에서 사용하기 위해 특별히 적합하게 되는 것을 알 수 있었다. 적절한 스티렌 기본 열가소성 탄성 중합체는 셀 케미컬(Shell Chemical)의 등록상표 카톤(KRATON)이다. 실리콘 러버와 같이 고온 사용을 위한 적절한 다른 탄성 중합체들이 상기 언급한 공중합체 혼합물을 대체할 수도 있다. 플라스틱 물질은 이입 성형에 의한 것과 다른 수단에 의하여 적용될 수도 있다. 예를 들어, 캐스팅, 사출성형,반응 사출 성형, 또는 다른 열경화성 물질에 의해 적용될 수있다.
제1도를 참조하면, 와이어 결합부(18), 와이어 결합패드(17), 다이 상부면의 주변부분(16), 리드 프레임의 제1부분(33), 다이 설치 부분(32), 및 다이 하부면의 주변 부분(22)이 모두 플라스틱 성형 물질(50)로 캡슐 보호되거나 또는 완전히 둘러싸이게 되는 것이 도시되어 있다. 성형의 배열은 다이의 제1 및 제2면(14,20)들이 플라스틱 성형 물질(50)이 없이 외부에 나타나거나 또는 노출되는 것을 추가로 제공한다. 플라스틱 이입 성형 물질(50)은 다이의 주변 주위에 링(또는 정방형 또는 직사각형)을 형성하고, 전체 다이가 성형물질에 의해 캡슐로 보호되는 종래 기술과는 대조적으로 단지 다이의 상호 접속부분, 와이어 결합부 및 리드프레임만이 둘러싸이게 된다. 본 발명은 다이의 능동 회로 표면 및 다이 후면부로부터 성형 물질을 제거하는 것에 의하여, 사용되는 재료의 양과 패키지의 비용을 감조시킨다. 다이의큰 공간으로부터 성형 물질을 제거하는 것은 성형 물질과 실리콘 다이 사이의 열팽창 계수에 있어서의 불일치에 의한 응력을 감소시킨다.
다이의 후면부가 주위로 개방되는 것으로, 방열기가 제6도에 도시된 바와 같이 다이의 제2면(20)과 접촉하도록 방열기(64)에 패키지를 배치하는 것에 의하여, 열은 다이로부터 보다 신속하게 방열될 수 있다. 추가적으로, 제2방열기(62)가 다이의 제1면(14)에 배치될 수 있다. 다이(12) 표면에 있는 능동회로(15)는 반도체 제조 공정동안 다이에 통상 적용되는 유리 패시베이션에 의해 주위의 손상,부식, 및 다른 물리적 손상으로부터 보호된다. 실리콘 피복, 또는 젤과 같은 중합체적 다이 피복은 보호를 위한 능동 회로 전체에 걸쳐서 또한 적용될 수도 있다. 제2방열기(62)는 전자 패키지(10)용 커버로서 작용하도록 성형될 수 있는 것에 의하여, 물리적 손상으로부터 다이(12)를 추가 보호한다. 패키지가 성형된 후에, 리드 프레임(30)의 단부들은 완성된 패키지의 측면도로서 제5도에 도시된 바와 같은 구성을 만들도록 굽혀지거나 또는 필요한 구성으로 형성된다. 리드 프레임(30)들은 전자 패키지(10)의 네측면 전부로부터 선택적으로연장한다. 그러나, DIP 구성에 있어서, 단지 두 측면에서만 연장할 수있다. 리드 프레임의 가장자리들이 갈매기 날개 형태로 굽혀져 도시되어 있으나,관통공 설치를 제공할 목적으로 90°꺽인것, 직선형 리드, PLCC, 아래로 접힌 것, J형 리드등과 같은 다수의 구성들이 본 발명의정신으로부터 벗어남이 없이 사용될 수도 있다.
패키지의 사시도인 제2도 및 제3도를 참조하면, 다이의 중앙 부분 또는 능동 회로 영역(15)이 개방되어 있는 것이 도시되어 있다. 이러한 것은다이(12)가 EPROM인 경우에 능동 회로가 빛으로 지워져 재프로그램 되어지는 것을 허용한다. 다이의 메모리를 지운후, 성형링(52)의 상부면 위체 앉혀지는 커버(60)가 선택적으로 추가될 수도 있다. 커버(60)는 공정의 주위 빛에 의한 추가의 부주의한 프로그램밍으로부터 다이(12)의 표면을 보호한다. 커버(10)는 성형링(52)에 접합 결합되는 강성 커버일 수 있거나, 또는 동일한 작용를 제공하도록 작용하는 어떤 수는 구성할 수도 있다. 예를 들어, 가장 단순한 구성에 있어서, 커버(60)는 다이표면의 용이한 제거 및 복구를 허용하도록 입력 반응 접착제를 구비한 작은 도트의 필름 또는 페이퍼이다.
많은 변경예들이 본 발명의 범위로부터 벗어남이 없이 이 구조 및 공정에서 만들어질 수 있다. 예를 들어, 메탈 리드 프레임을 사용하기 보다는 오히려, 세라믹, 인쇄회로 기판, 또는 가요성 필름 중합체와 같은 회로 지지 기판이 채용될 수도 있다. 가용성 필름 중합체 또는 다른 형태의 기판이 채용되는 경우에,패키지의 내부로부터 외부로 보다 효과적으로 경로를 정하도록 양측부와 평평한 관통공상에 전도체를 가질 수 있다. 캡슐화된 플라스틱과 집적회로 다이사이의 열적 불일치로부터 응역을 제거하는 것에 의하여, 증가된 열분산, 감소된 비용, 증가된 수행 및 향상된 신뢰성을 제공하는 집적 회로 패키지가 제공된다.

Claims (10)

  1. 다이 설치 부분과, 제1 및 제2부분들을 가지며 상기 다이 설치 부분 주위에 배치되는 다수의 리드들을 포함하는 메틸 리드 프레임과; 중앙 영역에 있는 능동회로 및 주변 주위에 배치되는 다수의 와이어 결합 패드들을 포함하는 제1면과, 중앙 부분 및 주변 부분을 포함하는 제2면의 두개의 마주한 면을 가지는 집적회로 다이와; 상기 이어 결합 패드, 상기 집적 회로 다이 주변부, 얇은 와이어들, 상기 다수의 리드들의 제1부분, 상기 제2면의 주변부분 및 상기 리드 프레임 다이 설치 부분 위에 형성되는 플라스틱 성형 물질을 포함하며; 상기 집적 회로 다이의 제2면은 상기 다이설치 부분상에 설치되고,상기 능동 회로는 상기 각 와이어 결합 패드들과 상기 각 리드의 제1부분들 사이에서 연장하는 상기 얇은 와이어에 의해 다수의 리드들의 제1부분에 전기적으로 접속되며; 상기 플라스틱 성형 물질은 상기 다이의 제1면상에 있는 동안 중앙 영역과 상기다이의 제2면상에 있는 상기 중앙 부분을 노출시키도록 형성되는 집적회로 패키지.
  2. 제1항에 있어서, 상기 리드 프레임의 다이 설치 부분은 윈도우 프레임 형상부를 포함하며, 상기 윈도우 프레임은 중앙 틈부 주위의 리드 프레임 물질의 경계부를 형성하는 부분을 포함하고, 상기 다이 주변부의 제2면은 상기 경계부에 얹혀지는 집적 회로 패키지.
  3. 제1항에 있어서, 상기 능동 회로는 빛에 노출되었을때 지워질 수도 있는 집적회로 패키지.
  4. 제1항에 있어서, 상기 다이의 제2면에 부착되는 방열기를 추가로 포함하는집적회로 패키지.
  5. 제1항에 있어서, 상기노출된 중앙영역에 물리적 보호를 제공하도록 상기 플라스틱 성형 물질상에 있는 커버를 추가로 포함하는 집적회로 패키지.
  6. 제1부분 및 제1부분을 가지는 다수의 리드들을 포함하는 메탈 리드프레임과; 중앙 영역에 있는 능동회로 및 주변 주위에 배치되는 다수의 상호 접속 패드들을 포함하는 제1면과, 중앙 부분 및 주변부분을 포함하는 제2면의 두개의 마주한 면을 가지는 집적 회로 다이와; 상기 상호 접속 패드, 상기 집적 회로 다이 주변부, 직접적인 접속부,상기 다수의 리드들의 제1부분 및 상기 제2면의 주변부 위에 형성되는 플라스틱 성형물질을 포함하며; 상기 능동회로는 상기 각 상호 접속 패드들과 상기 각 리드의 제2부분 사이의 플립칩 결합에 의하여 상기 다수의 리드들의 제1부분에 전기적으로 부착되며; 상기 플라스틱 성형 물질은 상기 다이의 제1면에 있는 중앙 영역과 상기 다이의 제2면에 있는 중앙부분을 나타내도록 형성되는 집적 회로 패키지.
  7. 제6항에 있어서, 상기 다이는 상기 리드 프레임에 탭 결합되는 집적 회로 패키지.
  8. 제6항에 있어서, 상기 다이의 제1면과 설치되는 방열기를 추가로 포함하는 집적 회로 패키지.
  9. 중앙 틈부 주위에서 리드 프레임 물질의경계부를 형성하는 윈도우 프레임 형상을 가지는 칩 설치분과, 제1부분 및 제2부분을 가지며 상기 칩 설치부분 주위에서 하나의 패턴으로 배치되는 다수의 리드를 포함하는 메탈 리드 프레임과; 중앙 영역에 있는 능돌 회로와 주변 주위에 배치된 다수의 와이어 결합 패드들을포함하는 제1면, 중앙 부분과 주변 부분을 포함하는 제2면의 두개의 마주한 면들을 가지는 집적 회로칩과; 상기 와이어 결합 패드, 와이어 결합부, 상기다수의 리드들의 제1부분,상기 제2면의 주변 부분, 및 상기 칩 설치부분 위에서 이입 성형되며, 상기 칩의 제1면에 상기중앙 영역을 나타내는 제1개방부를, 그리고 상기 칩의 제2면에 상기 중앙부분을 나타내는 제2개방부를 제공하도록 형성되는 프라스틱 물질과; 상기 제1개방부 위에 있으며, 상기 나타난 능동회로에 물리적 보호를 제공하도록 상기 플라스틱 물질에 부착되는 커버를 포함하며; 상기 칩의제2면의 주변 부분은 상기 칩 설치 윈도우 프레임 분위에 설치되며, 상기 능동 회로는 상기 각 와이어 결합 패드들과 상기 각 리드의 제1부분 사이의 상기 와이어 결합부에 의해 상기 다수의 리드들의 상기 제1부분에 전기적으로 부착되는 집적 회로 패키지.
  10. 제9항에 있어서, 상기 다이의 제2면에 부착되는 방열기를 추가로 포함하는집적 회로 패키지.
KR1019930702763A 1992-03-02 1993-02-19 성형링 집적회로 패키지 KR970006527B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US07/844,015 US5177669A (en) 1992-03-02 1992-03-02 Molded ring integrated circuit package
US844,015 1992-03-02
PCT/US1993/001550 WO1993018546A1 (en) 1992-03-02 1993-02-19 Molded ring integrated circuit package

Publications (1)

Publication Number Publication Date
KR970006527B1 true KR970006527B1 (ko) 1997-04-29

Family

ID=25291558

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930702763A KR970006527B1 (ko) 1992-03-02 1993-02-19 성형링 집적회로 패키지

Country Status (5)

Country Link
US (1) US5177669A (ko)
EP (1) EP0582705A4 (ko)
JP (1) JPH06507525A (ko)
KR (1) KR970006527B1 (ko)
WO (1) WO1993018546A1 (ko)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5319242A (en) * 1992-03-18 1994-06-07 Motorola, Inc. Semiconductor package having an exposed die surface
EP0566872A3 (en) * 1992-04-21 1994-05-11 Motorola Inc A thermally enhanced semiconductor device and method for making the same
US5438216A (en) * 1992-08-31 1995-08-01 Motorola, Inc. Light erasable multichip module
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
JPH06275759A (ja) * 1993-03-17 1994-09-30 Fujitsu Ltd 半導体装置及びその製造方法
US5467251A (en) * 1993-10-08 1995-11-14 Northern Telecom Limited Printed circuit boards and heat sink structures
SE514116C2 (sv) * 1994-10-19 2001-01-08 Ericsson Telefon Ab L M Förfarande för framställning av en kapslad optokomponent, gjutform för kapsling av en optokomponent och tryckanordning för gjutform
JPH08130267A (ja) * 1994-11-01 1996-05-21 Mitsubishi Electric Corp 樹脂封止型半導体パッケージ、それを用いた樹脂封止型半導体装置およびその製造方法
US6208513B1 (en) * 1995-01-17 2001-03-27 Compaq Computer Corporation Independently mounted cooling fins for a low-stress semiconductor package
US5646826A (en) * 1995-01-26 1997-07-08 Northern Telecom Limited Printed circuit board and heat sink arrangement
US5777345A (en) * 1996-01-03 1998-07-07 Intel Corporation Multi-chip integrated circuit package
US5894108A (en) * 1997-02-11 1999-04-13 National Semiconductor Corporation Plastic package with exposed die
US6075288A (en) * 1998-06-08 2000-06-13 Micron Technology, Inc. Semiconductor package having interlocking heat sinks and method of fabrication
US6256200B1 (en) * 1999-05-27 2001-07-03 Allen K. Lam Symmetrical package for semiconductor die
TW546806B (en) * 1999-11-08 2003-08-11 Siliconware Precision Industries Co Ltd Semiconductor package with common lead frame and heat sink
US6605875B2 (en) 1999-12-30 2003-08-12 Intel Corporation Integrated circuit die having bond pads near adjacent sides to allow stacking of dice without regard to dice size
US7049166B2 (en) * 2000-08-17 2006-05-23 Authentec, Inc. Methods and apparatus for making integrated circuit package including opening exposing portion of the IC
US6541856B2 (en) 2001-06-06 2003-04-01 Micron Technology, Inc. Thermally enhanced high density semiconductor package
US7145248B2 (en) * 2002-06-28 2006-12-05 Lucent Technologies Inc. Common connection method for flip-chip assembled devices
US6785137B2 (en) * 2002-07-26 2004-08-31 Stmicroelectronics, Inc. Method and system for removing heat from an active area of an integrated circuit device
US7855395B2 (en) * 2004-09-10 2010-12-21 Seoul Semiconductor Co., Ltd. Light emitting diode package having multiple molding resins on a light emitting diode die
US7748873B2 (en) * 2004-10-07 2010-07-06 Seoul Semiconductor Co., Ltd. Side illumination lens and luminescent device using the same
US20060284301A1 (en) * 2005-06-17 2006-12-21 Corisis David J CSP semiconductor chip and BGA assembly with enhanced physical protection, protective members and assemblies used with same, and methods of enhancing physical protection of chips and assemblies
KR101258227B1 (ko) 2006-08-29 2013-04-25 서울반도체 주식회사 발광 소자
US8269248B2 (en) * 2009-03-02 2012-09-18 Thompson Joseph B Light emitting assemblies and portions thereof
US8304871B2 (en) * 2011-04-05 2012-11-06 Texas Instruments Incorporated Exposed die package for direct surface mounting
US8994157B1 (en) * 2011-05-27 2015-03-31 Scientific Components Corporation Circuit system in a package
KR101407194B1 (ko) * 2013-05-10 2014-06-12 현대오트론 주식회사 차량의 전자제어장치
US10075132B2 (en) 2015-03-24 2018-09-11 Nxp Usa, Inc. RF amplifier with conductor-less region underlying filter circuit inductor, and methods of manufacture thereof
US9871107B2 (en) 2015-05-22 2018-01-16 Nxp Usa, Inc. Device with a conductive feature formed over a cavity and method therefor
US9787254B2 (en) 2015-09-23 2017-10-10 Nxp Usa, Inc. Encapsulated semiconductor device package with heatsink opening, and methods of manufacture thereof
TWI765161B (zh) * 2016-11-11 2022-05-21 日商京瓷股份有限公司 電氣元件搭載用封裝體、陣列型封裝體及電氣裝置
US9917040B1 (en) * 2016-12-12 2018-03-13 Stmicroelectronics, Inc. Stress relieved thermal base for integrated circuit packaging
CN112216658A (zh) * 2019-07-10 2021-01-12 恩智浦美国有限公司 具有适应各种管芯尺寸的引线框架的半导体器件
US11626340B2 (en) * 2019-12-12 2023-04-11 Qorvo Us, Inc. Integrated circuit (IC) package with embedded heat spreader in a redistribution layer (RDL)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4195193A (en) * 1979-02-23 1980-03-25 Amp Incorporated Lead frame and chip carrier housing
US4303934A (en) * 1979-08-30 1981-12-01 Burr-Brown Research Corp. Molded lead frame dual in line package including a hybrid circuit
JPS57107063A (en) * 1980-12-25 1982-07-03 Nec Corp Semiconductor package
JPS6215838A (ja) * 1985-07-15 1987-01-24 Hitachi Ltd 樹脂封止型半導体装置
JPH0724287B2 (ja) * 1987-02-12 1995-03-15 三菱電機株式会社 光透過用窓を有する半導体装置とその製造方法
JPH01136356A (ja) * 1987-11-24 1989-05-29 Nec Corp 樹脂封止型半導体装置
JPH01239855A (ja) * 1988-03-18 1989-09-25 Matsushita Electron Corp 半導体装置のシーリング方法
JPH02307251A (ja) * 1989-05-22 1990-12-20 Nec Corp 樹脂封止型半導体装置
JPH0360137A (ja) * 1989-07-28 1991-03-15 Hitachi Ltd 半導体装置の製造方法
US5012386A (en) * 1989-10-27 1991-04-30 Motorola, Inc. High performance overmolded electronic package
JPH03209857A (ja) * 1990-01-12 1991-09-12 Nec Corp 集積回路用パッケージ

Also Published As

Publication number Publication date
EP0582705A1 (en) 1994-02-16
JPH06507525A (ja) 1994-08-25
WO1993018546A1 (en) 1993-09-16
US5177669A (en) 1993-01-05
EP0582705A4 (en) 1995-02-22

Similar Documents

Publication Publication Date Title
KR970006527B1 (ko) 성형링 집적회로 패키지
US5438216A (en) Light erasable multichip module
US5869883A (en) Packaging of semiconductor circuit in pre-molded plastic package
JP3332516B2 (ja) 露出裏面を有する熱強化型半導体デバイスと、その製造方法
KR100222157B1 (ko) 반도체 패키지
TWI316740B (en) Package having exposed integrated circuit device
US3762039A (en) Plastic encapsulation of microcircuits
US5474958A (en) Method for making semiconductor device having no die supporting surface
US5379187A (en) Design for encapsulation of thermally enhanced integrated circuits
KR0134902B1 (ko) 칩 캐리어 패키지 및 집적 회로 패키지
JPH05343588A (ja) 一部モールド型ｐｃｂチップキャリヤタイプパッケージ
US5239806A (en) Thermoplastic semiconductor package and method of producing it
US5053852A (en) Molded hybrid IC package and lead frame therefore
KR960012449A (ko) 반도체장치
US6562655B1 (en) Heat spreader with spring IC package fabrication method
JPH06505126A (ja) 半導体パッケージ用キャリア・リング
US6281045B1 (en) Semiconductor apparatus, manufacturing method thereof and electronic apparatus
US6525421B1 (en) Molded integrated circuit package
KR100745644B1 (ko) 패키지 구조
KR0183009B1 (ko) 직접회로용 내부 댐바를 갖고 있는 포스트 성형 캐비티 패키지 및 이의 제조 방법
JP3226628B2 (ja) テープキャリア、それを用いた半導体装置及びその製造方法
US5290735A (en) Thin, high leadcount package
KR100431501B1 (ko) 고전력 패키지 구조 및 제조 방법
KR100203936B1 (ko) 모듈 패키지
JPH09289222A (ja) 熱放散兼支持構造体並びに半導体電子デバイス用のプラスチックパッケージおよびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030718

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee