KR970005150B1 - 수광소자 및 이를 구비한 광전자집적회로 - Google Patents

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Abstract

내용없음.

Description

수광소자 및 이를 구비한 광전자집적회로
제1도 내지 제3도는 본 발명의 제1실시예에 있어서의 PD의 구성도.
제4도 내지 제6도는 본 발명의 제2실시예에 있어서의 PD의 구성도.
제7도 및 제8도는 상기 제1 및 제2실시에의 PD와 등가인, 이온주입법에 의해 제작된 PD의 구성도.
제9도 내지 제11도는 본 발명의 제3실시예에 있어서의 PD의 구성도.
제12도 내지 제14도는 본 발명의 제4실시예에 있어서의 PD의 구성도.
제15도 내지 제17도는 본 발명의 다른 실시예에 있어서의 PD의 구성도.
제18도 내지 제20도는 본 발명의 또 다른 실시예에 있어서의 PD의 구성도.
제21도 내지 제26도는 제1도 내지 제3도에 도시한 바와 같은 구조의 PD를 지닌 광전자집적회로의 구성예를 도시한 도면.
제27도 내지 제32도는 제4도 내지 제6도에 도시한 바와 같은 구조의 PD를 지닌 광전자집적회로의 구성예를 도시한 도면.
제33도 내지 제38도는 제9도 내지 제11도에 도시한 바와 같은 구조의 PD를 지닌 광전자집적회로의 구성예를 도시한 도면.
제39도 내지 제44도는 제12도 내지 제14도에 도시한 바와 같은 구조의 PD를 지닌 광전자집적회로의 구성예를 도시한 도면.
제45도 및 제46도는 본 발명에 의한 광전자집적회로를 도시한 구성도.
제47도 및 제48도는 본 발명에 의한 광전자집적회로를 도시한 구성도.
* 도면의 주요부분에 대한 부호의 설명
10,20,30,40,50,60,70 : 반도체 기판
11,21,31,41,51,61,71 : n형 (또는 p형) 반도체층 11a,21a,31a,4la,51a,61a, 71a : 제1전극
12,22,32,42,52,62,72 : 고저항 반도체층
13,23,33,43,53,63,73 : 수광영역
13a,23a,33a,43a,53a,63a,73a : 제2전극
14,24,34,44,54,64,74 : 가드링영역
14a,24a,34a,44a.54a,64a,74a : 가드링전극
45,55 : PD 47,57 : 패시베이션막
49,59 : 트랜지스터 65,75 : 제2가이링영역
65a,75a : 제4전극
본 발명은 광통신시스템에 이용되는 수광소자(광검파기) 및 광전자집적회로에 관한 것으로서, 보다 상세하게는 매사형의 포토다이오드 및 이 매사형포토다이오드와 트랜지스터를 동일기판상에 집적한 광전자집적회로에 관한 것이다.
광통신시스템속에서, 포토다이오드(이하, 간단히 PD라 칭함)가 광섬유의 수광소자로서 중요한 위치를 차지하고 있다. 특히 PIN포토다이오드(이하, PIN-PD라 칭함)는 그들의 바이어스전압이 낮고 또 저가로 고속성의 PIN-PD를 제조할 수 있기 때문에 중거리전송이나 중소용량전송용으로 빈번하게 이용되고 있다.
또, PIN-PD를 기본구조로 지닌 애벌랜치 포토다이오드(이하 APD라 칭함)는 고감도 및 고속응답특성을 지니고 있기 때문에 고속도 · 대용량 전송이나 장거리전송에 적합하며, 이런 유형의 용도에 널리 이용되고 있다. 일반적으로 APD는, 거기에 고전압이 인가되기 때문에 메사형 또는 가드링(guard ring)구조를 지니는 경우가 많다. 또, 최근에는 PD와 증폭용 트랜지스터를 동일반도체기판상에 형성한 각종 광전자집적회로가 제안되어 있다.
예를들면, 최근 다음과 같은 시험모델이 최근 보고되어 있다. 즉, 동일반도체 기판상에 1개의 PIN-PD와 3개의 HEMT(고전자이동도 트랜지스터)를 집적해서 형성된 광전자집적회로의 예가 있다(사사키 고로등, IEE, Journal of Lightwave Technology Vol. 7, No. 10, October 1989, p1510∼p1514참조). 다른 광전자 집적회로의 예로서는, 동일반도체기판상에 1개의 PIN-PD와 복수개의 HBT(헤테로접합 바이폴라 트랜지스터)를 집적해서 형성한 것이 있다(S. Chandrasekharet al., IEEE Photonics Technology Letters, Vol.2, No.7, July 1990, p505∼p506참조).
이러한 광전자집적회로중에 PD는 다음과 같이 형성된다. 반도체기판상에, n형(또는 p형) 불순물이 첨가된 n(p)형 반도체층과, 불순물이 첨가되지 않은 고저항 반도체층과 p형(또는 n형) 불순물이 첨가된 p(n)형 반도체층이 이 순서대로 퇴적되어 있고, n형 반도체층상에는 n형의 오믹전극이, p형 반도체층상에는 p형의 오믹전극이 형성되어 있다. 또, 최상의 반도체층 즉 p(또는 n)형 반도체층은 수광영역으로 되는 부위를 제외하고 제거되어 있다.
상기 구조를 지닌 PD는, 확산법 및 에칭법 등의 범용기술을 이용하기 때문에 제조가 용이하나, 그 반면, p형 반도체층과 n형 반도체층사이에 흐르는 암전류가 큰 결점이 있다. 또, PD와 각종 트랜지스터를 동일기판상에 집적해서 광전자집적회로를 구성하면, 이들 트랜지스터의 게이트전극으로 암전류가 흘러 쇼트노이즈를 발생시켜서, 수광감도가 열화되는 문제가 발생한다. 또한 소자사이에 누설전류가 흐를 경우도 있어, 이것이 PD내의 암전류를 증가시켜서 상기와 마찬가지의 문제를 유발한다.
이런 종류의 광전자집적회로는 광신호출검출기능을 지니고 있다. 이 기능은 PD의 애노드전극과 캐소드전극중, 트랜지스터의 게이트전극에 도통접속된 진극이 아닌 쪽의 전극(이하 광신호검출전극이라 칭함)을 통해 흐르는 전류가, 광신호가 입력된 때에 증가하는 것을 검출함으로써 실현된다. 그 때문에 광신호가 입사되지 않은 상태에서 이 광신호검출전극을 통해 흐르는 전류, 즉 암전류가 크면, 광신호가 입사한 때의 전류변화가 상대적으로 적게 되어 광신호검출기능에 오차를 발생한다. 종래의 PD를 사용하는 구성에 있어서는, 이 암전류가 광신호검출기능에 악영향을 미쳐 그 기능이 열등해지는 문제를 발생한다.
본 발명은 상기 문제를 감안하여 이루어진 것으로서, 그 목적은, 암전류를 저감시킬 수 있는 구조를 지닌 매사형 PD를 제공하는데 있다. 본 발명의 또 다른 목적은 누설전류를 저감시킬 수 있는 구조를 지닌 광전자집적회로를 제공하는데 있다.
본 발명의 PD는 매사형 PD에 적합한 새로운 가드링구조를 지님으로써, 암전류를 저감시킬 수있다. 특히, 본 발명의 PD는 수광영역으로 되는 p형 또는 n형의 제1반도체영역과, 상기와 동일한 도전형의 제2반도체영역(가드링)으로 구성되고, 상기 제2반도체영역상에는 가드링전극을 형성하여, 이 가드링전극을 암전류를 저감시키는데 필요한 전극과 동일한 전위로 설정하고 있다.
예를 들면, PD의 애노드전극(p형 전극)에 흐르는 암전류를 저감시키고자 할 경우에는, 애노드전극과 동일한 전위를 가드링전극에 부여한다. 이때 반도체표면에 노출된 p-n접합부에 흐르는 누설전류를 가드링에 유입되어 애노드전극의 암전류를 저감시킨다. 한편, 캐소드전극(n형 전극)에 흐르는 암전류를 저감시키고자할 경우에는, 캐소드전극과 동일한 전위를 가드링에 부여한다. 이때, 반도체표면에 노출된 p-n 접합부는 전계가 인가되지 않으므로, 캐소드전극에는 암전류가 흐르지 않는다.
또, 본 발명의 광전자집적회로는, 전술한 바와 같이 PD(수광소자)측에 새로운 가드링구조를 지녀, 해당 PD의 애노드전극 또는 캐소드전극과 전계효과형 트랜지스터의 게이트전극 또는 바이폴라접합형 트랜지스터의 베이스전극을 도통접속하는 것을 특징으로 한다.
상기 새로운 가드링영역을 소정의 반도체영역과 통전시에 동전위로 함으로써 반도체표면을 흐르는 암전류 또는 반도체기판 표면의 채널 등을 통해서 흐르는 누설전류가 가드링영역에서 차단되어, 이 암전류 또는 누설전류가 수광영역에 도달하는 것이 방지된다. 이와 같이 가드링보호된 애노드전극 혹은 캐소드전극을 전계효과형 트랜지스터의 게이트전극 또는 바이폴라 접합형 트랜지스터의 베이스전극과 도통접속하면, 암전류 또는 누설전류의 영향이 억제되어, 광신호검출동작의 신뢰성이 향상될 수 있다.
상기 설명한 바와 같이, 본 발명의 수광소자에서는 수광영역으로 되는 제1반도체 영역주위에 제1반도체영역과 동일한 도전형의 가드링영역이 소정간격으로 설치되고, 통전시에 가드링영역을 수광영역 또는 반도체기판과 접하는 수광소자의 반도체층과 동전위로 유지하는 구조로 되어 있으므로, 기판 또는 반도체표면을 흐르는 전류가 가드링영역에 차단되어, 수광영역에 도달하는 것이 방지된다. 이 구조에 의해 암전류가 현저하게 저감될 수 있다. 이 효과는, 기판이 InP이고 또 적어도 불순물이 없는 반도체층이 GaInAs인 경우에 특히 현저하다.
또, 본 발명의 광전자집적회로에 의하면, 수광소자의 암전류 및 수광소자와 트랜지스터간의 누설전류가 저감되므로, 수신감도의 열화를 피할 수 있고, 또 광신호검출기능의 오차도 최소화할 수 있다. 이것에 의해 상기 회로의 동작신뢰성이 종래 구조의 회로에 비해서 크게 향상될 수 있다.
본 발명은, 단기 예시할 목적으로 부여되므로, 본 발명을 한정하는 것으로 간주되는 것이 아닌 첨부도면과 이하의 상세한 설명으로부터 더욱 완전히 이해될 것이다.
또한, 본 발명의 적용범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나, 본 발명의 바람직한 실시예를 나타내는 상세한 설명 및 소정예는 단지 예시의 목적으로만 부여되는 것이며, 본 발명의 진의와 범위 내에서의 다양한 변화와 변형은 이러한 상세한 설명으로부터 당업자에게 명백하게 될 것이다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예에 대해서 상세히 설명한다.
수광소자의 제1실시예
제1도 내지 제3도는 본 발명에 의한 제1형의 PD의 구조를 도시한 것이다.
반도체기판(10)의 표면상에는, n형 반도체층(캐소드)(11)과 불순물이 첨가되지 않은 고저항 반도체층(i층)(2)이 형성되어 있고, 또, 고저항반도체층(12)상에는 p형반도체로 이루어진 수광영역(애노드)(13)이 형성되고, 이 수광영역(13)을 소정간격을 두고 둘러싼 p형 반도체로 이루어진 가드링영역(14)이 형성되어 있다.
또한 n형 반도체층(11)의 표면상에는 캐소드전극(제1전극)(11a)이, 수광영역(13)의 표면상에는 애노드전극(제2전극)(13a)이, 가드링영역(14)의 표면상에는 가드링전극(제3전극)(14a)이 설치되어 있다. 또 도시하지는 않았으나, 이 PD는 통전시 가드링전극(14a)이 애노드전극(13a) 또는 캐소드전극(11a)과 동전위를 지니는 구조로 되어 있다.
제1도는 본 발명의 제1실시예에 있어서의 PD는 정면도, 제2도는 그 PD의 A-A'단면도, 제3도는 그의 등가회로도이다. 이 PD는 다음의 공정에 의해 제조된다.
먼저, InP기판(10)상에, 종래의 OMVPE에 의해, 예를들면 InP, GaInAsP 또는 GaInAs로 이루어진 n형 반도체층(11)이 형성되고, 이어서, 예를들면 GaInAsP로 이루어진, 불순물이 첨가되지 않은 고저항반도체층(12)과 예를 들면 InP, GaInAsP 또는 GaZsAs로 이루어진 p형 반도체층이 연속적으로 형성된다. 그후, 최상층의 p형 반도체층은 애칭에 의해 수광영역으로 되는 제1도의 p형 반도체영역(13)과 가드링영역으로되는 제2의 p형 반도체영역(14)으로 분리된다. 이때, 제2의 p형 반도체영역(14)은, 도시한 바와 같이, 제1의 p형 반도체영역(13) 주위에 소정간격으로 분리된 상태로 형성된다.
또, 고저항반도체층(12) 및 n형반도체층(11)의 불필요한 부분이 제거되어 도시한 바와 같은 매사형구조로 형성되고, 그후, n형 반도체층(11)의 상부면에는 n형오믹전극(11a)이, 제1 및 제2의 p형반도체영역(13),(14)의 상부면상에는 각각 p형 오믹전극(13a),(14a)이 설치된다. 최후로, 전극(13a)과 전극(14a) 또는 전극(11a)과 전극(14a)이 통전시 서로 동전위로 접속되도록, 예를 들면 양 전극(13a),(14a) 또는 양 전극(11a),(14a)을 도전부재로 접속하거나 혹은 통전용 채널을 설치한다.
전극(13a)을 전극(14a)과 동전위가 되도록 구성한 경우에는, 반도체표면에 노출된 p-n접합부를 통해 흐르는 누설전류는 가드링영역으로 되는 제2의 p형 반도체 영역(14)으로 유입되어, 제1의 p형반도체영역(13)의 암전류가 현저하게 저감될 수 있다. 한편, 전극(11a)을 전극(14a)과 동전위가 되도록 구성한 경우에는, 반도체 표면에 노출된 p-n접합부에는 전계가 인가되지 않으므로 이 반도체표면에 노출된 p-n접합부에는 암전류가 흐르지 않는다.
수광소자의 제2실시예
제4도 내지 제6도는 본 발명에 의한 제2형의 PD의 구조를 도시한 것이다. 이 PD는 제1도 내지 제3도의 PD와 비교해서 n형 반도체와 p형 반도체가 역전되어 있는 점을 제외하고 상기 제1형의 PD와 동일한 구조를 지닌다. 구체적으로는, 반도체 기판(20)의 표면상에는 p형 반도체층(애노드)(21), 불순물이 첨가되지 않은 고저항반도체층(i층)(22)이 형성되고, 이 고저항반도체층(22)상에는 n형 반도체로 이루어진 수광영역(캐소드)(23)과, 이 수광영역을 소정의 간격을 두고 둘러싸는 n형 반도체로 이루어진 가드링영역(24)이 형성되어 있다. 또, p형 반도체층(21)의 표면에는 애노드전극(제1전극)(21a)이, 수광영역(23)의 표면에는 캐소드전극(제2전극)(23a)이, 가드링영역(24)상에는 가드링전극(제3전극)(24a)이 설치되어 있다.
제4도는 본 발명의 제2실시예에 있어서의 PD의 정면도, 제5도는 그 PD의 A-A' 단면도, 제6도는 그의 등가회로도이다. 이 PD는 제1실시예에 있어서의 PD와는 반도체층 또는 영역의 도전형이 다르다.
보다 구체적으로는, InP기판(20)상에, 마찬가지 순서에 의해, 예를 들면, InP, GaInAsP 또는 GaInAs로 이루어진 P형 반도체층(21)이 형성되고, 이어서, 예를들면 GaInAs로 이루어진, 불순물이 첨가되지 않은 고저항반도체층(22)과 예를들면 InP, GaInAs 또는 GaInAs로 이루어진 n형 반도체층이 연속적으로 형성된다.
그후, 최상층의 n형 반도체층이, 수광영역으로 되는 제1의 n형 반도체영역(23)과 가드링영역으로되는 제2의 n형 반도체영역(24)으로 분리된다. 이 제2의 n형 반도체영역(24)은 도시한 바와 같이, 제1의 반도체영역(23)주위에 소정간격으로 분리된 상태로 형성된다.
또, 고저항반도체층(22) 및 p형 반도체층(21)의 불필요한 부분이 제거되어 도시한 바와 같은 매사형구조로 형성되고, 그후, p형 반도체층(21)의 상부면상에는 p형 오믹전극(21a)이, 제1 및 제2의 n형 반도체영역(23),(24)의 상부면상에는 각각 n형 오믹전극(23a,)(24a)이 설치된다. 최후로, 제1실시예와 PD와 마찬가지로, 전극(23a)과 전극(24a) 또는 전극(21a)과 전극(24a)이 통전시 서로 동전위로 접속되도록 구성된다.
이와 같은 구조의 메사형 PD에서는 제1실시예와 마찬가지로 반도체표면에 노출된 p-n 접합부를 흐르는 양전류를 유효하게 억제할 수 있다.
이상의 실시예는 메사형 PD의 경우를 예로 들었으나, 이온주입법에 의해 상기 실시예와 동일한 구조의 PD를 제작하는 것이 가능하다. 제7도 및 제8도는 이러한 구성예를 도시한 것으로서, 각 요소의 참조번호(30)-(34a)는 제1도 내지 제6도에 표시한 요소와 대응하고 있다.
제1도 내지 제8도에 도시한 바와 같은 구조의 PD에서는, 수광영역(13,23,33)과 가드링영역(14,24,34) 또는 반도체영역(11,21,31)과 가드링영역(14,24,34)이 통전시 거의 동전위로 되도록 구성되어 있으며, 반도체표면을 통해 흐르는 암전류가 가드링영역(14,24,24)에 의해 차단되어 수광영역(13,23,33)에 도달하기 어렵게 된다. 따라서, 이 수광영역(13,23,33)의 전극(13,23a,33a) 또는 반도체층(11,21,31)의 전극(11a,21a,31a)에 전계효과형트랜지스터(도시생략)의 게이트전극 또는 바이폴라접합형 트랜지스터(도시생략)의 베이스전극을 도통접속함으로써 암전류의 영향을 억제할 수 있다.
수광소자의 제3실시예
제9도 내지 제11도는 본 발명에 의한 제3형의 PD의 구조를 도시한 것이다. 반도체기판(40)상에는, n형 반도체층(캐소드)(41), 불순물이 첨가되지 않은 고저항빈도체층(i층)(42) 및 p형 반도체로 이루어진 수광영역(애노드)(43)이 이 순서대로 형성되어 있고, 또 n형 반도체층(41)의 주위에는 소정간격으로 n형 반도체로 이루어진 가드링영역(44)이 형성되어있다. 또 n형 반도체층(41)상에는 캐소드전극(제1전극)(41a)이, 수광영역(43)상에는 애노드전극(제2전극)(43a)이, 가드링영역(44)상에는 가드링전극(제3전극)(44a)이 설치되어 있다. 도면, 도시하지는 않았지만, 이 PD는 애노드전극(43a)과 가드링영역(44a)이 통전시 동전위로 되도록 구성되어 있다.
수광소자의 제4실시예
제12도 내지 제14도는 본 발명에 의한 제4형의 PD의 구조를 도시한 것이다. 이 PD는 n형 반도체와 p형 반도체가 제9도 내지 제11도의 것과 역전되어 있는 점을 제외하고 제3형의 PD와 마찬가지 구조로 되어 있다. 구체적으로는, 반도체기판(50)상에, p형 반도체층(애노드)(51), 불순물이 첨가되지 않은 고저항 반도체층(i층)(52) 및 n형 반도체로 이루어진 수광영역(캐소드)(53)이 이 순서대로 형성되어 있다. 또, p형 반도체층(51)의 주위에는, 소정간격으로, p형 반도체로 이루어진 가드링영역(54)이 형성되어 있다. 또한, p형 반도체층(51)상에는 애노드전극(제1전극)(51a)이, 수광영역(53)상에는 캐소드전극(제2전극)(53a)이, 가드링영역(54)상에는 가드링전극(제3전극)(54a)이 각각 설치되어 있다.
제9도 내지 제14도에 도시한 바와 같은 구조의 PD에서는, 반도체 기판(40,50)에 인접한 반도체층(41,51)과 가드링영역(44,54)이 거의 동전위로 되어 있으므로, 반도체기판표면의 채널을 통해서 흐르는 누설전류가 가드링영역(44,54)에 의해서 차단되어 수광영역(43,53)에 도달하기 어렵게 된다. 따라서, 이 수광영역(43,53)의 전극(43a,53a) 또는 반도체층(41,51)의 전극(41a,51a)에 전계효과형 트랜지스터(도시생략)의 게이트전극 또는 바이폴라접합형 트랜지스터(도시생략)의 베이스전극을 도통접속함으로써 암전류의 영향을 억제할 수 있다.
수광소자의 제5 및 제6실시예
또한, 제15도 내지 제17도 및 제18도 내지 제20도에는, 제7도 내지 제14도에 도시한 PD의 가드링 구조를 조합시킨 제5 및 제6형의 PD의 구조가 각각 도시되어 있다. 먼저, 제15도 내지 제17도를 참조하면, 반도체기판(60)의 표면상에는, n형 반도체층(캐소드)(61)과 불순물이 첨가되지 않은 고저항반도체층(i층)(62)이 형성되어 있고, 또 고저항반도체층(62)상에는 P형 반도체로 이루어진 수광영역(애노드)(63)이 형성되고, 이 수광영역(63)의 주위에는 소정간격으로 P형 반도체로 이루어진 제1가이드링영역(64)이 형성되어있다. 또, n형 반도체층(61)주위에는 소정간격으로 n형 반도체로 이루어진 제2가드링영역(65)이 형성되어 있다. 또, n형 반도체층(61)의 표면상에는 캐소드전극(제1전극)(61a)이, 수광영역(63)의 표면상에는 애노드전극(제2전극)(63a)이, 제1가이드링영역(64)상에는 제1가드링전극(제3전극)(64a) 또는 캐소드전극(61a)과 제1가드링전극(64a)이 통전시 동전위로 되고 또 캐소드전극(61a)과 제2가드링전극(65a)이 통전시 동전위로 되도록 구성되어 있다.
제18도 내지 제20도도, p형 반도체와 n형 반도체가 제15도 내지 제17도의 것과 역전되어 있는 점을 제외하고 마찬가지 구조로 되어 있다. 구체적으로는, 반도체기판(70)의 표면상에는, p형 반도체층(애노드)(71)과 불순물이 첨가되지 않은 고저항반도체층(i층)(72)이 형성되어 있고, 또 고저항반도체층(72)상에는 n형 반도체로 이루어진 수광영역(캐소드)(73)이 형성되고, 이 수광영역(73)의 주위에는 소정간격으로 n형 반도체로 이루어진 제1가드링영역(74)이 형성되어 있다.
또한, p형 반도체층(71)주위에는 소정간격으로 p형 반도체로 이루어진 제2가드링영역(75)이 형성되어 있다. 또, p 형 반도체층(71)의 표면상에는 애노드전극(제1전극)(71a)이, 수광영역(73)의 표면상에는 캐소드전극(제2전극)(73a)이 , 제1가이드링영역이(74)상에는 제1가드링전극(제3전극)(74a)이, 제2가드링영역(75)상에는 제2가드링전극(제4전극)(75a)이 각각 설치되어 있다. 이 PD는, 캐소드전극(73a)과 제1가드링전극(74a) 또는 애노드전극(71a)과 제1가드링전극(74a)이 통전시 동전위로 되고 또 애노드전극(71a)과 제2가드링전극(75a)이 통전시 동전위로 되도록 구성되어 있다.
제15도 내지 제20도와 같이 구성된 PD에서는, 제1도 내지 제14도에 도시한 PD의 특성을 그래도 지니고 있으므로, 암전류와 누설전류의 영향을 함께 저감시킬 수 있다.
이상 제9도 내지 제20도는 메사형 PD의 경우를 예로 들어 도시하였으나, 이러한 구조의 PD도, 제1도 내지 제6도에 도시한 것에 대해서 제7도 및 제8도에 도시한 바와 같이 이온주입에 의해 제작하는 것이 가능하다.
광전자집직회로의 실시예
이하 도면을 참조해서 본 발명에 의한 광전자집적회로의 일실시예를 설명한다. 본 실시예에서는, 동일 반도체기판상에 제1도 내지 제20도의 구조를 지닌 PD와 트랜지스터를 공지의 제조방법에 의해 형성한다.
예를 들면, 광전자 집직회로의 시험모델을 표시한 전술한 문헌에 기재된 제조과정을 이용해서, 포토마스크 패턴을 변경함으로써, 가드링영역(14,24,34,44,54,64,74)과 그의 전극(14a,24a,34a,44a,54a,64a,74a) 을 수광영역 형성공정과 동시에 형성한다. 또, 상기 트랜지스터에는 FET를 포함한 HBT 혹은 통상의 바이폴라 접합형 트랜지스터가 이용될 수 있다. 이하, 설명의 편의상, 각 소자에 대해서는 회로기호로 표시하고, 그 접속상태에 대해서는 회로구성도로 표시한다.
제21도 내지 제44도는 본 발명의 일실시예에 있어서의 광전자집적회로의 회로구성이다. 제2l도 내지 제23도는 제1도 내지 제3도의 구조를 지닌 PD를 포함하는 회로구성예, 제27도 내지 제32도는 제4도 내지 제6도의 구조를 지닌 PD를 포함하는 회로구성예, 제33도 내지 제38도는 제9도 내지 제11도의 구조를 지닌 PD를 포함하는 회로구성예, 제39도 내지 제44도는 제12도 내지 제14도의 구조를 지닌 PD를 포함하는 회로 구성예를 도시한 것이며, 각 PD는, 제21,24,27,30,33,36,39 또는 42도에 있어서는 FET와, 제22,25,28,31,34,37,40 또는 43도에 있어서는 n-p-n형 바이폴라트랜지스터와, 제23,26,29,32,35,38,41 또는 44도에 있어서는 p-n-p형 바이폴라트랜지스터와 접속되어 있다.
이들 도면에 있어서, 각 PD의 전극중, 가드링영역이 배치된 폭의 것은 가드링 전극과 동일 극성을 지니고 있으나, 이들 전극의 전위를 동일하게 설정한 때는, 반도체기판 또는 그 반도체표면을 통해 흐르는 표면 암전류 혹은 트랜지스터와 PD사이를 흐르는 누설전류는 가드링영역으로 유입되므로, PD의 해당 전극에 도통접속된 트랜지스터의 게이트 전극을 통해 흐르는 전류에는 영향을 미치지 않는다. 따라서, 쇼트노이즈에 의한 수신감도의 열화를 유효하게 방지하는 것이 가능하다. 제21∼23도, 제27∼29도, 제33∼35 및 제39∼41도는 이 상태를 도시하고 있다.
또, 광신호검출전극(트랜지스터와 도통접속되어 있지 않은 PD전극)을 통해 큰 암전류가 흐르면, 광신호의 입사시 전류변화가 상대적으로 충분히 작아, 전술한 바와 같이, 광신호검출기능에 오차가 발생한다. 이암전류는 PD의 표면 암전류 및 소자간의 누설전류가 지배적이다. 그래서, 광신호검출전극과 가드링전극을 거의 동전위로 설정함으로써, 암전류 및 누설전류를 저감시켜, 광신호검출기능의 오차를 최소화하고 있다.
제24-26도, 제30-32도, 제36-38도 및 제42-44도는 이 상태를 도시하고 있다.
전술한 광전자집적회로중에서, 제36도 및 제42도의 회로에 대응하는 특정구조예가 도시되어 있다.
제36도의 회로에 대응하는 광전자집적회로
제45도는 제36도의 회로에 대응하는 광전자집적회로의 일실시예를 도시한 정면도, 제46도는 그의 A-A'단면도이다.
이 광전자집적회로는, InP기판(40)상에, 제45도 및 제46도에 도시한 바와 같이 생성된 PD(45)와 복수개의 트랜지스터(49)가 형성되어 있는 반도체집적회로이다. 상기 제45도 및 제46도에서는 편의상, PD(45)와 트랜지스터(49)가 각각 1개씩만 도시되어 있다.
PD(45)는, 기판(40)의 소정부위에, 예를들면 InP, GaInAsP 또는 GaInAs로 이루어진 n형 반도체층(41), 예를 들면 GaInAs로 이루어진, 불순물이 첨가되지 않은 고저항 반도체층(42) 및 예를 들면 InP, GaInAsP 또는 GaInAs로 이루어진 P형 반도체층(수광영역)(43)이 순서대로 형성되어 있다. 또 n형 반도체층(41)의 상부면에는 n형 오믹전극(41a)이, p형 반도체층(43)의 상부면에는 p형 오믹전극(43a)이 설치되어 있다. 가드링영역(44)은 예를들면 InP, GaInAsP 또는 GaInAs로 이루어진 n형 반도체로 이루어져 있고, 그 상부면에 가드링전극(44a)이 설치되어 있다.
이와 같이 구조의 광전자집적회로에서는, 반절연성 InP기판(40)과 도시한 바와 같은 패시베이션막(47)과의 계면에 표면준위에 의해 채널이 형성된다. 이 채널을 통해 흐르는 전류가 누설전류이다. 이 누설전류가 PD(45)의 전극(41a),(43a)으로 유입되면, 암전류로 된다. 이 누설전류는 가드링영역(44)에 의해 차단된다. 구체적으로는, 가드링전극(44a)과 n형 반도체층(41)상의 전극(41a)이 통전시에 동전위로 설정된다. 이와 같이 구성하면, 통전시에 가드링영역(44)과 n형 반도체층(41)이 동전위로 유지되므로, 누설전류가 PD(45)의 메인구조로 유입되는 것을 방지할 수있다.
이것에 의해 암전류를 저감시킬 수 있고, 또 수신감도의 저하 및 광신호검출기능의 열화 등의 문제를 해소하는 것이 가능하다.
제42도의 회로에 대응하는 광전자집적회로
제47도는 제42도의 회로에 대응하는 광전자집적회로의 다른 실시예를 도시한 정면도, 제48도는 그의 A-A'단면도이다.
이 광전자집적회로는, 반도체층 또는 영역의 도전형이 변경되어 있는 점에서 전술한 제36도의 회로에 대응하는 것과 상이하다. 구체적으로는, PD(55)는, InP기판(50)의 소정부위에, 예를들면 InP, GaInAsP 또는 GaInAs로 이루어진 P형 반도체층(51), 예를 들면 GaInAs로 이루어진, 불순물이 첨가되지 않은 고저항 반도체층(52) 및 예를 들면 InP, GaInAs 또는 GaInAs로 이루어진 n형 반도체층(수광영역)(53)이 순서대로 형성되어 있다. 또, p형 반도체층(51)의 상부면에는 p형 오믹전극(51a)이, n형 반도체층(53)의 상부면에는 n형 오믹전극(53a)이 설치되어 있다.
또, PD(55)와 트랜지스터(59)사이에 형성된 가드링영역(54)은, 예를 들면 InP, GaInAsP 또는 GaInAs로 이루어진 P형 반도체로 이루어져 있고, 이 가드링영역(54)의 상부면에는 가드링전극(54a)이 설치되어 있다.
이러한 구조의 광전자집적회로에서는 반절연성 InP기판(50)과 도시한 바와같은 패시베이션막(57)과의 계면에, 표면준위에 의해 채널이 형성된다. 이 채널을 통해 누설전류가 흐르나, 상기 제45도 및 제46도의 실시예와 마찬가지로, 가드링전극(54a)과 p형 반도체층(51)상의 전극(51a)이 통전시 동전위로 설정됨으로써, 누설전류가 PD(55)의 메인구조로 유입되는 것을 방지할 수 있다.
본 발명의 본 실시예에 있어서 제15-17도 및 제18-21도의 구조에 대응하는 경우에 있어서는 암전류와 누설전류 양자를 저감시킬 수 있어 전술한 것이상의 효과를 달성하는 것이 가능하다.
이상 설명한 본 발명으로부터, 본 발명은 각종 방식으로 변형할 수 있음은 명백하다. 이러한 변형은 본 발명의 진의와 범위로부터 벗어나는 것으로 각주되지 않으며, 당업자에게 명백한 바와 같이 이러한 모든 변형을 이하의 특허청구의 범위내에 포함시키고자 한다.

Claims (27)

  1. 반도체기판상에 형성된 메사형 수광소자에 있어서, 상기 반도체기판의 표면상에 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제1도전형을 지니는 제1반도체영역과, 상기 제1반도체영역의 표면상에 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제2도전형을 지니는 제2반도체영역과, 상기 제2반도체영역의 상부에 상기 제2반도체영역을 소정간격으로 들러싸도록 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제2도전형을 지니는 가드링영역과, 상기 제1반도체영역의 표면상에 설치된 제1전극과, 상기 제2반도체영역의 표면상에 설치된 제2전극과, 상기 가드링영역의 표면상에 설치된 제3전극으로 구성된 것을 특징으로 하는 수광소자.
  2. 제1항에 있어서, 상기 제1반도체영역과 상기 제2반도체영역 사이에, 상기 제1 및 제2반도체 영역보다 고저항을 지닌 반도체영역인 고저항 영역을 삽입하여, 상기 제2반도체영역쪽의 상기 고저항영역의 표면상에 상기 가드링영역을 형성한 것을 특징으로 하는 수광소자.
  3. 제1항에 있어서, 상기 반도체기판은 InP로 이루어지고, 상기 고저항 영역은 GaInAs로 이루어진 것을 특징으로 하는 수광소자.
  4. 제2항에 있어서, 상기 고저항영역은 불순물을 거의 함유하고 있지 않은 것을 특징으로 하는 수광소자.
  5. 반도체기판상에 형성된 메사형 수광소자에 있어서, 상기 반도체기판의 표면의 제1영역상에 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제1도전형을 지니는 제1반도체영역과, 상기 반도체기판의 표면의 제2영역상의 상기 제1영역의 외주부에 소정 간격으로 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제1도전형을 지니는 가드링 영역과, 상기 제1반도체영역의 표면상에 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제2도전형을 지니는 제2반도체영역과, 상기 제1반도체영역의 표면상에 설치된 제1전극과, 상기 제2반도체영역의 표면상에 설치된 제2전극과, 상기가드링영역의 표면상에 설치된 제3전극으로 구성된 것을 특징으로 하는 수광소자.
  6. 제5항에 있어서, 상기 제1반도체영역과 상기 제2반도체영역 사이에, 상기 제1 및 제2반도체 영역보다 고저항을 지닌 반도체로 이루어진 고저항 영역을 삽입된 것을 특징으로 하는 수광 소자.
  7. 제6항에 있어서, 상기 반도체기판은 InP로 이루어지고, 상기 고저항영역은 GaInAs로 이루어진 것을 특징으로 하는 수광소자.
  8. 제6항에 있어서, 상기 고저항영역은 불순물을 거의 함유하고 있지 않은 것을 특징으하는 수광소자.
  9. 제1항에 있어서, 상기 반도체기판의 표면상의 상기 제1반도체영역의 외주부에 소정간격으로 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제1도전형을 지니는 제2가드링영역을 구비한 것을 특징으로 하는 수광소자.
  10. 제9항에 있어서, 상기 제1반도체영역과 상기 제2반도체영역 사이에, 상기 제1 및 제2반도체 영역보다 고저항을 지닌 반도체영역의 고저항영역을 삽입하여, 상기 제2반도체 영역쪽의 고저항영역의 표면상에 제1가이드링영역을 형성한 것을 특징으로 하는 수광소자.
  11. 제10항에 있어서, 상기 반도체기판은 InP로 이루어지고, 상기 고저항영역은 GaInAs로 이루어진 것을 특징으로 하는 수광소자.
  12. 제10항에 있어서, 상기 고저항 영역은 불순물을 거의 함유하고 있지 않은 것을 특징으로 하는 수광소자.
  13. 동일 반도체기판의 표면상에 수광소자와 트랜지스터로 이루어진 전자소자를 서로 결선하면서 형성한 광전자집적회로에 있어서, 상기 수광소자는 반도체기판상에 성된 메사형 수광소자로서, 상기 반도체기판의 표면상에 형성되어, 내부에 첨가된 블순물의 활성화의 결과로서 제1도전형을 지니는 제1반도체영역과, 상기 제1반도체영역의 표면상에 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제2도전형을 지니는 제2반도체영역과, 상기 제2반도체영역의 상부에 상기 제2반도체영역을 소정간격으로 둘러싸도록 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제2도전형을 지니는 가드링영역과, 상기 제1반도체영역의 표면상에 설치된 제1전극과, 상기 제2반도체영역의 표면상에 설치된 제2전극과, 상기 가드링영역의 표면상에 설치된 제3전극으로 구성된 것을 특징으로 하는 광전자집적회로.
  14. 제13항에 있어서, 상기 트랜지스터는 전계효과형 트랜지스터이며, 이 전계효과형 트랜지스터의 게이트전극은 상기 수광소자의 상기 제1전극에 도통접속되어 있는 것을 특징으로 하는 광전자집적회로.
  15. 제13항에 있어서, 상기 트랜지스터는 전계효과형 트랜지스터이며, 이 전계효과형 트랜지스터의 게이트전극은 상기 수광소자의 상기 제2전극에 도통접속되어 있는 것을 특징으로 하는 광전자집적회로.
  16. 제13항에 있어서, 상기 트랜지스터는 바이폴라트랜지스터이며, 이 바이폴라트랜지스터의 베이스전극은 상기 수광소자의 제1전극에 도통접속되어 있는 것을 특징으로 하는 광전자집적회로.
  17. 제13항에 있어서, 상기 트랜지스터는 바이폴라트랜지스터이며, 이 바이폴라트랜지스터의 베이스전극은 상기 수광소자의 제2전극에 도통접속되어있는 것을 특징으로 하는 광전자집적회로.
  18. 동일 반도체기판의 표면상에 수광소자의 트랜지스터로 이루어진 전자소자를 서로 결선하면서 형성한 광전자집적회로에 있어서, 상기 수광소자는 반도체기판상에 형성된 메사형수광소자로서, 상기 반도체기판의 표면의 제1영역상에 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제1도전형을 지니는 제1반도체 영역과, 상기 반도체기판의 표면에 제2영역상의 상기 제1영역의 외주부에 소정간격으로 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제1도전형을 지지는 가드링영역과, 상기 제1반도체영역의 표면상에 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제2도전형을 지니는 제2반도체영역과, 상기 제1반도체 영역의 표면상에 설치된 제1전극과, 상기 제2반도체영역의 표면상에 설치된 제2전극과, 상기 가드링영역의 표면상에 설치된 제3전극으로 구성된 것을 특징으로 하는 광전자집적회로.
  19. 제18항에 있어서, 상기 트랜지스터는 전계효과형 트랜지스터이며, 이 전계효과형 트랜지스터의 게이트전극은 상기 수광소자의 상기 제1전극에 도통접속되어 있는 것을 특징으로 하는 광전자집적회로.
  20. 제18항에 있어서, 상기 트래지스터는 전계효과형 트랜지스터이며, 이 전계효과형 트랜지스터의 게이트전극은 상기 수광소자의 상기 제2전극에 도통접속되어 있는 것을 특징으로 하는 광전자집적회로.
  21. 제18항에 있어서, 상기 트랜지스터는 바이폴라트랜지스터이며, 이 바이폴라트랜지스터에 베이스전극은 상기 수광소자의 제1전극에 도통접속되어 있는 것을 특징을 하는 광전자집적회로.
  22. 제18항에 있어서, 상기 트랜지스터는 바이폴라트랜지스터이며, 이 바이폴라트랜지스터의 베이스전극은 상기 수광소자의 제2전극에 도통접속되어 있는 것을 특징으로하는 광전자집적회로.
  23. 동일 반도체기판의 표면상에 수광소자의 트랜지스터로 이루어진 전자소자를 서로 결선하면서 형성한 광전자집적회로에 있어서, 상기 수광소자는 반도체기판상에 형성된 메사형 수광소자로서, 상기 반도체기판의 표면상에 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제1도전형을 지니는 제1반도체영역과, 상기 제1반도체영역의 표면상에 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제2도전형을 지니는 제2반도체영역과, 상기 제2반도체영역의 상부에 상기 제2반도체영역을 소정간격으로 둘러싸도록 형성되어, 내부에 첨가된 불순물의 활성화의 결과로서 제2도전형을 지니는 가드링영역과, 상기 제1반도체영역의 표면상에 설치된 제1전극과, 상기 제2반도체영역의 표면상에 설치된 제2전극과, 상기 가드링영역의 표면상에 설치된 제3전극으로 구성되고, 상기 수광소자는 또한, 상기 반도체기판의 표면상의 상기 제1반도체영역의 외주부에 소정간격으로 형성되어 내부에 첨가된 불순물의 활성화의 결과로서 제1도전형을 지니는 제2가드링 영역을 구비한 것을 특징으로하는 광전자집적회로.
  24. 제23항에 있어서, 상기 트랜지스터는 전계효과형 트랜지스터이며, 이 전계효과형 트랜지스터의 게이트전극은 상기 수광소자의 상기 제1전극에 도통접속되어 있는 것을 특징으로 하는 광전자집적회로.
  25. 제23항에 있어서, 상기 트랜지스터는 전계효과형 트랜지스터이며, 이 전계효과형 트랜지스터의 게이트전극은 상기 수광소자의 상기 제2전극에 도통접속되어 있는 것을 특징으로 하는 광전자집적회로.
  26. 제23항에 있어서, 상기 트랜지스터는 바이폴라트랜지스터이며, 이 바이폴라트랜지스터의 베이스전극은 상기 수광소자의 제1전극에 도통접속되어 있는 것을 특징으로 하는 광전자집적회로.
  27. 제23항에 있어서, 상기 트랜지스터는 바이폴라트랜지스터이며, 이 바이폴라트랜지스터의 베이스전극은 상기 수광소자의 제2전극에 도통접속되어 있는 것을 특징으로 하는 광전자집적회로.
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