KR960043233A - 에스 렘(sram) 셀 및 그 제조방법 - Google Patents

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Abstract

본 발명은 자기정합적 방법과 식각선택비를 양호하게 하여 마스크패턴의 가장자리와 식각된 부분의 가장자리가 일치하는에스 렘(SRAM) 및 그 제조방법에 관해 개시한다. 본 발명의 에스 렘(SRAM)은 반도체기판상에 형성된 활성영역을 한정하는필드산화막, 상기 반도체가판전면에 형성된 상기 할성영역 및 그와 인접한 필드산화막의 일부분에 형성된 제1 게이트전극패턴, 상기 게이트의 끝부분에 형성되어 그 스페이서(제2스페이서)가 제1 게이트전극 패턴의 가장자리와 일치하는 제2게이트전극 패턴을 구비한다.
본 발명에 의하면 식각패턴의 전사가 변형없이 이루어지므로, 셀 면적의 축소에 따라 나타나는 3 차원 효과(3-dimensioneffect)를 제거할 수 있으며 따라서 드레인과 소오스간의 누설전류를 감소시킬수 있고 게이트 확장에 따른 마아진(margine) 부족을 해결할 수 있다.

Description

에스 렘(SRAM) 셀 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2G도는 본 발명을 이용한 에스 렘(SRAM) 셀 및 그 제조방법을 단계별로 나타낸 평면도 및 그에 해당하는 수직단면도이다.

Claims (4)

  1. 반도체기판; 상기 반도체기판상에 형성된 활성영역과 필드영역을 한정하는 필드산화막; 상기 필드산화막상의 일부분에서 시작해서 인접한 필드산화막사이의 활성영역을 가로지르고 그 인접한 필드영역의 일부분에서 끝나는 제1게이트전극 패턴; 상기 제1 게이트전극 패턴의 어느 한쪽 측면에 형성된 제1 스페이서; 및 스페이서가 형성되지 않은 끝부분상에 형성되고 제1 게이트전극 패턴의 가장자리와 일치하는 제2 스페이서를 그 측벽에 갖는 제2 게이트전극 패턴을구비하는 것을 특징으로 하는 에스 렘(SRAM) 셀.
  2. 제1항에 있어서, 상기 제1 게이트전극 패턴과 제2 게이트전극 패턴은 수직하게 교차하도록 형성된 것을 특징으로 하는 에스 렘(SRAM) 셀.
  3. 반도체기판에 활성영역 및 필드영역을 한정하는 단계; 상기 반도체기판상에 적어도 하나 이상의 필드영역에 형성된 필드산화막과 둘 이상의 활성영역을 포함하는 기판상에 제1게이트전극 패턴 게이트를 형성하는 단계; 상기 제1게이트전극 패턴의 측벽에 제1스페이서를 형성하는 단계; 상기 필드산화막을 덮고 있는 상기 제1 게이트전극 패턴상에서 필드산화막을 벗어나지 않고 서로 직접 연결되지 않으며 그측벽에 제2스페이서를 갖는 제2게이트전극 패턴을 형성하는 단계; 및 상기 제2 게이트전극 패턴의 측벽과 도전층의 일부분을 노출시키고 이것을 마스크로 하여 상기 제1게이트전극 패턴을 셀 별로 분리시키는 단계를 포함하는 것을 특징으로 하는 에스 렘(SRAM) 셀 제조방법.
  4. 제3항에 있어서, 제1게이트전극 패턴의 제1절연막 및 제1도전층 대비 상기 제2게이트전극 패턴의 절연막과 제2스페이서의 식각선택비가 양호하도록 형성하는 것을 특징으로 하는 에스 렘(SRAM) 셀 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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