KR960036028A - 정전 방전 현상에 의한 손상을 방지할 수 있는 반도체 장치 - Google Patents

정전 방전 현상에 의한 손상을 방지할 수 있는 반도체 장치 Download PDF

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Abstract

반도체 기판(SUB), 제1 및 제2 외부 단자(1,8), 제1 외부단자에 접속된 제1 불순물 확산 영역(2), 및 MIS 트랜지스터(Q1)을 형성하는 제2 및 제3 불순물 확산영역(4,5)를 포함하는 반도체 장치에 있어서, 제1 불순물 영역에 대향하는 제2 및 제3 불순물 확산 영역들 중의 한 영역은 제2 및 제3 불순물 확산 영역들 중의 한 영역은 제2 외부 단자에 접속된다. 제1 확산 영역과 MIS 트랜지스터 사이의 거리(DⅠ′)는 소정값(Dcf)보다 작다.

Description

정전 방전 현상에 의한 손상을 방지할 수 있는 반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제8도는 제7도의 라인 Ⅷ-Ⅷ를 따라 절취하여 도시한 단면도.

Claims (15)

  1. 반도체 장치에 있어서, 제1 도전형의 반도체 기판(SUB); 상기 반도체 기판 상에 형성된 제1 및 제2 외부 단자(1, 8); 및 상기 제1 도전형과 반대인 제2 도전형이고 상기 반도체 기판 내에 형성된 제1, 제2 및 제3 불순물 확산 영역(2, 4, 5)를 포함하고; 상기 제1 불순물 확산 영역이 상기 제1 외부단자에 접속되며, 상기 제2 및 제3 불순물 확산 영역이 MIS 트랜지스터(Q1)의 소스 영역 및 드레인 영역을 형성하고, 상기 제1 불순물 확산 영역에 대향하는 상기 제2 및 제3 불순물 확산 영역들 중의 한 영역이 상기 제2 외부 단자에 접속되고, 상기 제1 불순물 확산 영역과 상기 MIS(D1′)가 소정값(Dcr)보다 작은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 외부 단자는 접지 전압 단자인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 및 제2 외부 단자는 전원 전압 단자인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 외부 단자들 중의 한 단자는 접지 전압 단자이고, 상기 제1 및 제2 외부 단자들 중의 다른 한 단자는 전원 전압 단자인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 MIS 트랜지스터는 LDD 구성을 갖고 있는 것을 특징으로 하는 반도체 장치.
  6. 반도체 장치에 있어서, 제1 도전형의 반도체 기판(SUB); 상기 반도체 기판 상에 형성된 제1 및 제2 외부 단자(18, 28); 및 상기 제1 도전형과 반대인 제2 도전형이고 상기 반도체 기판 내에 형성된 제1, 제2, 제3 및 제4 불순물 확산 영역(14, 15, 24, 25)를 포함하고; 상기 제1 및 제2 불순물 확산 영역이 제1 MIS 트랜지스터 (Q11)의 소스 영역 및 드레인 영역을 형성하며, 상기 제3 및 제4 불순물 확산 영역이 제2 MIS 트랜지스터(Q12)의 소스 영역 및 드레인 영역을 형성하고, 상기 제2 MIS 트랜지스터에 대향하는 상기 제1 및 제2 불순물 확산 영역들 중의 한 영역이 상기 제1 외부 단자에 접속되며, 상기 제1 MIS 트랜지스터에 대향하는 상기 제3 및 제4 불순물 확산 영역들 중의 한 영역이 상기 제2외부 단자에 접속되고, 상기 제1 과 제2 MIS 트랜지스터 사이의 거리(D2′)가 소정값(Dcr)보다 작은 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 제1 및 제2 외부 단자는 접지 전압 단자인 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 제1 및 제2 외부 단자는 전원 전압 단자인 것을 특징으로 하는 반도체 장치.
  9. 제6항에 잇어서, 상기 제1 및 제2 외부 단자들 중의 한 단자는 접지 전압 단자이고, 상기 제1 및 제2 외부 단자들 중의 다른 한 단자는 전원 전압 단자인 것을 특징으로 하는 반도체 장치.
  10. 제6항에 있어서, 상기 제1 및 제2 MIS 트랜지스터 각각은 LDD 구성을 갖고 있는 것을 특징으로 하는 반도체 장치.
  11. 반도체 장치에 있어서, 제1 도전형의 반도체 기판(SUB); 상기 반도체 기판 상에 형성된 제1 및 제2 외부 단자; 및 상기 제1 도전형과 반대인 제2 도전형이고 상기 반도체 기판 내에 형성된 제1, 제2, 제3, 제4, 제5, 제6 및 제7 불순물 확산 영역(14, 15, 25, 25)를 포함하고; 상기 제1 및 제2 불순물 확산 영역이 제1 MIS 트랜지스터(Q31)의 소스 영역 및 드레인 영역을 형성하며, 상기 제3 및 제4 불순물 확산 영역 이 제2 MIS 트랜지스터(Q31)의 소스 영역 및 드레인 영역을 형성하고, 상기 제5, 제6 및 제7 불순물 확산 영역은 상기 제1과 제2 MIS 트랜지스터 사이에 배열된 제3 MIS 트랜지스터(Q33)의 제1 소스 영역. 드레인 영역 및 제2 소스 영역을 형성하며, 상기 제3 MIS 트랜지스터에 대향하는 상기 제1 및 제2 불순물 확산 영역들 중의 한 영역이 상기 제1 외부 단자에 접속되며, 상기 제3MIS 트랜지스터에 대향하는 상기 제3 및 제4 불순물 확산 영역들 중의 한 영역이 상기 제2 외부 단자에 접속되는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 제1 및 제2 외부 단자는 접지 전압 단자인 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서, 상기 제1 및 제2 외부 단자는 전원 전압 단자인 것을 특징으로 하는 반도체 장치.
  14. 제11항에 있어서, 상기 제1 및 제2 외부 단자들 중의 한 단자는 접지 전압 단자이고, 상기 제1및 제2 외부 단자들 중의 다른 한 단자는 전원 전압 단자인 것을 특징으로 하는 반도체 장치.
  15. 제11항에 있어서, 상기 제1, 제2 및 제3 MIS 트랜지스터 각각은 LDD 구성을 갖고 있는 것을 특징으로 하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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