KR960025138A - 데이타 판독 방법 및 시스템과 인스트럭션 판독 방법 및 시스템 - Google Patents

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Abstract

본 발명은 n-바이트 데이타 버스가 구비되며, 특정 버스 사이클, 버스 선택 신호 또는 동적 버스 크기 분류를 지원하는 프로세서가 필요없는 프로세서를 사용하여 m-바이트 메모리 장치로부터 데이타를 판독하는 방법 및 시스템을 제공한다(m은 n 이하). 프로세서로부터 인터페이스 제어기(an interface controller)로의 개시신호에 응답하여, 다수의 데이타 래치(a plurality of data latches)는 제어 신호에 의해 초기화된다. 어드레스 카운터(an address conunter)도 또한 초기화된다. 메모리 장치는 제어 신호에 의해 활성화된다. 데이타 래칭은 다수의 데이타 래치중 하나에 의해 인에이블(enable)된다. 그러면, 어드레스 카운터에 의해 지정된 어드레스(an address)와 연관된 데이타는 인에이블된 데이타 래치를 사용함으로써 메모리 장치로부터 래칭된다. 어드레스 카운터는 증분된다. 인에이블, 래칭 및 증분단계는 n 바이트 데이타가 래칭될 때까지 반복된다. n 바이트 데이타가 래칭되면 프로세서는 n 바이트 데이타가 유효인 프로세서에 판독 신호가 제공된다. 그러면, 프로세서는 표준 판독 사이클(a standard read cycle) 동안 모든 다수의 데이타 래치로부터 데이타를 판독한다. 그후, 다수의 데이타 래치로부터의 출력이 디스에이블(disabel)된다. 버스트 판독 모드는 데이타 래치로부터의 출력을 디스에이블하기 전에 프로세서로부터 신호에 응답하여 연속 t 버스 사이클(t successive bus cycles)동안 판독 단계를 t번 반복하는 단계를 포함하여 제공된다(여기서, t는 초기 프로그램 로드(initial program load)시 프로세서내의 캐쉬에 의해 요구된 버스트 전송 크기(a burst transfer size)를 나타냄).

Description

데이타 판독 방법 및 시스템과 인스트럭션 판독 방법 및 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 방법 및 시스템을 구현하는데 사용된 회로의 블럭도, 제2도는 본 발명의 방법 및 시스템에 따라 수행되는 판독 동작의 흐름도, 제3도는 제2도에 도시된 판독 동작의 타이밍도.

Claims (21)

  1. n-바이트 데이타 버스(a n-byte data bus)가 구비된 프로세서(a processor)를 사용하여 m-바이트 메모리 장치(a m-byte memory device)로부터 데이타를 판독하는 방법에 있어서(m은 n 이하임), 어드레스 카운터(an address counter)를 초기화(initialize)하는 단계와; 다수의 데이타 래치(a plurality of data latches)중 하나를 사용하여 상기 m-바이트 메모리 장치로부터 데이타를 래칭(latching)하는 단계로서, 상기 데이타는 상기 어드레스 카운터에 의해 지정된 상기 m-바이트 메모리 장치에 연관되는, 상기 래칭 단계와; 상기 어드레스 카운터를 증분시키는 단계와; n 바이트 데이타가 래치이될 때까지 상기 래칭 및 증분 단계를 반복하는 단계와; n 바이트 데이타가 유효(valid)인 상기 프로세서에 판독 신호를 제공하는 단계와; 표준 판독 사이클(a standard read cycle) 동안 상기 프로세서를 사용하여 상기 모든 다수의 데이타 래치로부터 상기 데이타를 판독하는 단계를 포함하는 데이타 판독 방법.
  2. 제1항에 있어서, 상기 프로세서로부터 개시 신호(an initiating signal)에 응답하여, 상기 다수의 데이타 래치를 초기화하는 단계와; 상기 다수의 데이타 래치중 하나가 데이타를 래칭하도록 인에이블(enable)시키는 단계를 더 포함하는 데이타 판독 방법.
  3. 제1항에 있어서, 상기 데이타 판독 단계에 있어서, 상기 다수의 데이타 래치로부터 출력을 디스에이블(disable)시키는 단계를 더 포함하는 데이타 판독 방법.
  4. n-바이트 데이타 버스 및 고속 데이타 액세스(high speed data access)에 필요한 캐쉬(a cache)가 구비된 프로세서를 이용하여 m-바이트 메모리 장치로부터 인스트럭션을 판독하는 방법에 있어서(m은 n 이하), 어드레스 카운터를 초기화하는 단계와; 다수의 데이타 래치(a plurality of latches)중 하나를 사용하여 상기 m-바이트 메모리 장치로부터 데이타를 래칭(latching)하는 단계로서, 상기 데이타는 상기 어드레스 카운터에 의해 지정된 상기 m-바이트 메모리 장치에 연관되는, 상기 래칭 단계와; 상기 어드레스 카운터를 증분시키는 단계와; n 바이트 데이타가 래칭될 때까지 상기 래칭 및 증분 단계를 반복하는 단계와; n 바이트 데이타가 유효(valid)인 상기 프로세서에 판독 신호를 제공하는 단계와; 연속 t 표준 판독 사이클(t successive standard read cycle) 동안 상기 프로세서를 사용하여 상기 모든 다수의 데이타 래치로부터 상기 데이타를 t번 판독하는단계(여기서, t는 초기 프로그램 로드(initial program load)시 상기 캐쉬에 의해 요구된 버스트 전송 크기(a burst transfer size)를 나타냄)를 포함하는 인스트럭션 판독 방법.
  5. 제4항에 있어서, 상기 프로세서로부터 개시 신호에 응답하여, 상기 다수의 데이타 래치를 초기화시키는 단계와; 상기 다수의 데이타 래치중 하나가 데이타를 래칭하도록 인에이블시키는 단계를 더 포함하는 인스트럭션 판독 방법.
  6. 제4항에 있어서, 상기 데이타 판독 단계에 이어서, 상기 다수의 데이타 래치로부터 출력을 디스에이블시키는 단계를 더 포함하는 인스트럭션 판독 방법.
  7. n-바이트 데이타 버스가 구비된 프로세서를 사용하여 m-바이트 메모리 장치로부터 데이타를 판독하는시스템에 있어서(여기서, m은 n 이하), 어드레스 카운터를 초기화하는 수단과; 다수의 데이타 래치중 하나를 사용하여 상기 m-바이트 메모리 장치로부터 데이타를 래칭하는 수단으로서, 상기 데이타는 상기 어드레스카운터에 의해 지정된 상기 m-바이트 메모리 장치에 연관되는, 상기 래칭 수단과; 상기 어드레스 카운터를증분시키는 수단과; n 바이트 데이타가 래칭될 때까지 상기 래칭 및 증분 단계를 반복하는 수단과; n 바이트데이타가 유효인 상기 프로세서에 판독 신호를 제공하는 수단과; 표준 판독 사이클 동안 상기 프로세서를 사용하여 상기 모든 다수의 데이타 래치로부터 상기 데이타를 판독하는 수단을 포함하는 데이타 판독 시스템.
  8. 제7항에 있어서, 상기 m-바이트 메모리 장치는 ROM(read only memory)인 데이타 판독 시스템.
  9. 제7항에 있어서, 상기 m은 "1"인 데이타 판독 시스템.
  10. 제7항에 있어서, 상기 n은 "8"인 데이타 판독 시스템.
  11. n-바이트 데이타 버스 및 고속 데이타 액세스에 필요한 캐쉬가 구비된 프로세서를 사용하여 m-바이트메모리 장치로부터 인스트럭션을 판독하는 방법에 있어서(m은 n이하), 어드레스 카운터를 초기화하는 수단과; 다수의 데이타 래치중 하나를 사용하여 상기 m-바이트 메모리 장치로부터 데이타를 래칭하는 수단으로서, 상기 데이타를 상기 어드레스 카운터에 의해 지정된 상기 m-바이트 메모리 장치에 연결되는, 상기 래칭수단과; 상기 어드레스 카운터를 증분시키는 수단과; n 바이트 데이타가 래칭될 때까지 상기 래칭 및 증분 단계를 반복하는 수단과; n 바이트 데이타가 유효인 상기 프로세서에 판독 신호를 제공하는 수단과; 연속 t 표준 판독 사이클 동안 상기 프로세서를 사용하여 상기 모든 다수의 데이타 래치로부터 상기 데이타를 t번 판독하는 수단(여기서, t는 초기 프로그램 로드시 상기 캐쉬에 의해 요구된 버스트 전송 크기를 나타냄)을 포함하는 인스트럭션 판독 시스템.
  12. 제11항에 있어서, 상기 m-바이트 메모리 장치는 ROM인 인스트럭션 판독 시스템.
  13. 제11항에 있어서, 상기 m은 "1"인 인스트럭션 판독 시스템.
  14. 제11항에 있어서, 상기 n은 "8"인 인스트럭션 판독 시스템.
  15. 제11항에 있어서, 상기 t는 "4"인 인스트럭션 판독 시스템.
  16. n-바이트 데이타 버스가 구비된 프로세서를 사용하여 m-바이트 메모리 장치로부터 데이타를 판독하는 방법에 있어서(m은 n이하임), 상기 프로세서로부터 인터페이스 제어기(an interface controller)로의 개시신호에 응답하여, 상기 인터페이스 제어기로부터 제어 신호를 전송함으로써 다수의 데이타 래치를 초기화하는 단계와; 어드레스 카운터를 초기화하는 단계와; 상기 인터페이스 제어기로부터 제어 신호를 갖는 상기 메모리 장치를 활성화하는 단계와; 상기 다수의 데이타 래치중 하나가 데이타를 래칭하도록 인에이블시키는 단계와; 다수의 데이타 래치중 하나를 사용하여 상기 메모리 장치로부터 데이타를 래칭시키는 단계로서, 상기 데이타는 상기 어드레스 카운터에 의해 지정된 상기 메모리 장치에 연관되는, 상기 래칭 단계와; 상기 어드레스 카운터를 증분시키는 단계와; n-바이트 데이타가 래칭될 때까지 상기 인에이블, 래칭 및 증분 단계를 반복하는 단계와; n 바이트 데이타가 유효인 상기 프로세서에 판독 신호를 제공하는 단계와; 표준 판독 사이클 동안 상기 프로세서를 사용하여 상기 모든 다수의 데이타 래치로부터 상기 데이타를 판독하는 단계와; 상기 다수의 데이타 래치로부터 출력을 디스에이블시키는 단계를 포함하는 데이타 판독 방법.
  17. n-바이트 데이타 버스 및 고속 데이타 액세스에 필요한 캐쉬가 구비된 프로세서를 사용하여 m-바이트 메모리 장치로부터 인스트럭션을 판독하는 방법에 있어서(m은 n이하), 상기 프로세서로부터 인터페이스 제어기로의 개시 신호에 응답하여, 상기 인터페이스 제어기로부터 제어 신호를 전송함으로써 다수의 데이타 래치를 초기화하는 단계와; 어드레스 카운터를 초기화하는 단계와; 상기 인터페이스 제어기로부터 제어 신호를 갖는 상기 메모리 장치를 활성화하는 단계와; 상기 다수의 데이타 래치중 하나가 데이타를 래칭하도록 인에이블시키는 단계와; 다수의 데이타 래치중 하나를 사용하여 상기 메모리 장치로부터 데이타를 래칭하는 단계로서, 상기 데이타는 상기 어드레스 카운터에 의해 지정된 상기 메모리 장치에 연관되는, 상기 래칭단계와; 상기 어드레스 카운터를 증분시키는 단계와; n-바이트 데이타가 래칭될 때까지 상기 인에이블, 래칭 및 증분단계를 반복하는 단계와; n 바이트 데이타가 유효인 상기 프로세서에 판독 신호를 제공하는 단계와; 연속 t 표준 판독 사이클 동안 상기 프로세서를 사용하여 상기 모든 다수의 데이타 래치로부터 상기 데이타를 t번 판독하는 단계(여기서, t는 초기 프로그램 로드시 상기 캐쉬에 의해 요구된 버스트 전송 크기를 나타냄)와; 상기 다수의 데이타 래치로부터 출력을 디스에이블시키는 단계를 포함하는 인스트럭션 판독 방법.
  18. n-바이트 데이타 버스가 구비되며, 특정 버스 사이클(special bus cycles), 버스 선택 신호(bus select signals) 또는 동적 인스트럭션 크기 분류(dynamic instruction sizing)가 지원되는 프로세서가 필요없는 프로세서를 사용하여 m-바이트 메모리 장치로부터 데이타를 판독하는 시스템에 있어서(여기서, m은 n 이하), 상기 프로세서로부터 인터페이스 제어기로의 개시 신호에 응답하여, 상기 인터페이스 제어기로부터 제어 신호를 전송함으로써 다수의 데이타 래치를 초기화하는 수단과; 어드레스 카운터를 초기화하는 수단과; 상기 인터페이스 제어기로부터 제어 신호를 갖는 상기 메모리 장치를 활성화하는 수단과; 상기 다수의 데이타 래치중 하나가 데이타를 래칭하도록 인에이블시키는 수단과; 다수의 데이타 래치중 하나를 사용하여 상기 메모리 장치로부터 데이타를 래칭시키는 수단으로서, 상기 데이타를 상기 어드레스 카운터에 의해 지정된 상기 메모리 장치에 연관되는, 상기 래칭 수단과; 상기 어드레스 카운터를 증분시키는 수단과; n-바이트 데이타가 래칭될 때까지 상기 인에이블, 래칭 및 증분 단계를 반복하는 수단과; n 바이트 데이타가 유효인 상기 프로세서에 판독 신호를 제공하는 수단과; 표준 판독 사이클 동안 상기 프로세서를 사용하여 상기 모든 다수의 데이타 래치로부터 상기 데이타를 판독하는 수단을 포함하는 데이타 판독 시스템.
  19. 제18항에 있어서, 상기 인터페이스 제어기는 전기 소거식 프로그램가능 논리 어레이(electrically-erasable programmable logic array : EEPLA)인 데이타 판독 시스템.
  20. n-바이트 데이타 버스 및 고속 데이타 액세스에 필요한 캐쉬가 구비된 프로세서를 사용하여 m-바이트 메모리 장치로부터 인스트럭션을 판독하는 방법에 있어서(m은 n 이하), 상기 프로세서로부터 인터페이스 제어기로의 개시 신호에 응답하여, 상기 인터페이스 제어기로부터 제어 신호를 전송함으로써 다수의 데이타 래치를 초기화시키는 수단과; 어드레스 카운터를 초기화시키는 수단과; 상기 인터페이스 제어기로부터 제어 신호를 갖는 상기 메모리 장치를 활성화시키는 수단과; 상기 다수의 데이타 래치중 하나가 데이타를 래칭하도록 인에이블시키는 수단과; 다수의 데이타 래치중 하나를 사용하여 상기 메모리 장치로부터 데이타를 래칭시키는 수단으로서, 상기 데이타는 상기 어드레스 카운터에 의해 지정된 상기 메모리 장치에 연관되는, 상기 래칭 수단과;상기 어드레스 카운터를 증분시키는 수단과; n-바이트 데이타가 래칭될 때까지 상기 인에이블, 래칭 및 증분단계를 반복하는 수단과; n-바이트 데이타가 유효인 상기 프로세서에 판독 신호를 제공하는 수단과; 연속 t 표준 판독 사이클 동안 상기 프로세서를 사용하여 상기 모든 다수의 데이타 래치로부터 상기 데이타를 t번 판독하는 수단(여기서, t는 초기 프로그램 로드시 상기 캐쉬에 의해 요구된 버스트 전송 크기를 나타냄)을 포함하는 인스트럭션 판독 시스템.
  21. 제20항에 있어서, 상기 인터페이스 제어기는 전기 소거식 프로그램가능 논리 어레이(EEPLA)인 인스트럭션 판독 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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