JPH08241246A - メモリ・デバイスとプロセッサ間のデータ転送方法とシステム - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】ｎ−バイトのデータ・バスを有するプロセッサ
を利用してｍ−バイト（ｎ＞ｍ）のメモリ・デバイスか
らデータを読み取る方法を改良する。 【解決手段】アドレス・カウンタが初期化され、複数の
データ・ラッチの１つによりデータのラッチングが作動
状態になり、アドレス・カウンタが表示するアドレスに
関係するデータは、作動状態のデータ・ラッチを利用し
てメモリ・デバイスからラッチされる。アドレス・カウ
ンタは増分され、ｎ−バイトのデータのラッチが完了す
るまで繰返される。ｎ−バイトのデータがラッチされる
と、ｎ−バイトのデータが読取るのに有効である旨プロ
セッサに信号が送られ、プロセッサが標準の読取りサイ
クル中、複数のデータ・ラッチのすべてからデータを読
取る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、改良されたデータ
転送に対する方法とシステム、特に、メモリ・デバイス
とプロセッサ間のデータ転送のための方法とシステムに
関係している。更に詳しく述べれば、本発明はｎ−バイ
トのデータ・バスを有するプロセッサを利用してｍ−バ
イトのメモリ・デバイスからデータを読取るための改良
された方法とシステムに関係している。

【０００２】

【従来の技術】パーソナル・コンピュータ・システムは
データ処理のための強力で、費用効率の高いツールであ
る。パーソナル・コンピュータの普及モデルは、８０３
８６又は８０４８６プロセッサ・アーキテクチャのどち
らかが組込まれたＩＢＭ社製ＰＣ／ＡＴ及びＰＳ／２を
含む。これらのパーソナル・コンピュータ・システム・
アーキテクチャは、まとめてｘ８６と称する。多種多様
なデータ処理機能及び構造を支援するために、ｘ８６プ
ロセッサは８−、１６−、及び３２−ビット・メモリ・
デバイスを含む広範囲なビット幅を有するデバイスに、
しばしば接続されている。メモリの値段がビット幅の増
加と共に劇的に増加するため、パーソナル・コンピュー
タ・システムの製造業者にとっては価格で競争ができる
製品を製造するために，８−ビット・メモリ・デバイス
を利用することが特に有利であった。

【０００３】ｘ８６プロセッサ・アーキテクチャは、プ
ロセッサと８−、１６−、又は３２−ビット・メモリ・
デバイス間との直接接続をサポートする。しかし、ｘ８
６プロセッサは、３２−ビット・データ・バスを備えて
いるので、８−又は１６−ビット・メモリと接続すると
き、データ・バス上のどのビットが有効であるかプロセ
ッサが決めなければならない。バス・トランザクション
が、８−ビット又は１６−ビット・デバイス間の転送で
あるか否かを決定するためにプロセッサは各々のバス・
サイクルから２本のバス制御ピン（ＢＳ８とＢＳ１６）
をサンプリングするダイナミック・バス・サイジングの
処理によって、データ・バスのどのビットが有効である
かを決める。プロセッサは内部復号化信号、ＢＳ８及び
ＢＳ１６によってトランザクションが８−、又は１６−
ビット・デバイスを含むか否かを判定する。２つのバス
制御信号のどちらかが「アサート」されるときに、ｘ８
６プロセッサは、トランザクションがメモリ・デバイス
のバイト幅より大きいバイト数のデータ転送であれば、
追加のバス・サイクルを実行する。例えば、４８６プロ
セッサは通常は、２つのバス・サイクルの３２−ビット
・メモリから３２−ビット値の読取りを完了することが
できる。しかし、３２−ビット値が８−ビット・メモリ
から一度に１バイトずつで読取られなければならない場
合、読取り操作は最低８バス・サイクルを必要とするこ
とになる。

【０００４】ダイナミック・バス・サイジング機能は、
３８６プロセッサと４８６プロセッサとは異なる働きを
する。例えば、３８６プロセッサが、８−ビットのメモ
リ・デバイスから４−バイトの読取りを実行すると、プ
ロセッサは、４回連続の読取りサイクル（１読取りサイ
クルは、最低２バス・サイクルを必要とする）の間に最
低の８ビットのデータ・バス（Ｄ７−Ｄ０）で４バイト
を読取る。それに反して、４８６プロセッサが同様な読
取り操作を実行するとき、最上位のバイトはデータ・ピ
ンＤ３１−Ｄ２４に、次に上位のバイトはデータ・ピン
Ｄ２３−Ｄ１６に、第３に上位のバイトは、データ・ピ
ンＤ１５−Ｄ８に、そして、最下位のバイトは、データ
・ピンＤ７−Ｄ０にそれぞれ送り出されなければならな
い。しかし、３８６プロセッサのように、４８６プロセ
ッサはバス上の４連続読取りサイクルで，４−バイト読
取りを実行する。

【０００５】４８６プロセッサが３８６プロセッサより
優れた点は、４８６プロセッサがバースト・モードで動
作できる点にある。バースト・サイクル中に非バースト
・モードで発生するような１つおきのクロック・サイク
ルではなく、毎クロック・サイクルの間にデータの読取
り又は書込みが行われる。単一バス・サイクルで読取り
又は書込みを実行する以外に、８及び１６−ビット・メ
モリへのバースト・モードの読取り及び書込みは、通常
の読取り及び書込み操作と同様に実行される。バースト
・モードの重要な応用例は、４８６プロセッサの内部キ
ャッシュを素早く満たすことにある。

【０００６】パーソナル・コンピュータ・システムにお
ける性能の向上に対する消費者の要求に応えて、製造業
者はプロセッサの命令セットの簡素化を通じて、且つ単
一クロック・サイクルで複数命令を実行できるプロセッ
サの開発により処理速度を上げようと努めた。縮小命令
セット・コンピュータ（ＲＩＳＣ）プロセッサはこの要
求を満たしたデバイスの１つである。ＲＩＳＣプロセッ
サにより処理能力が強化されても、ＲＩＳＣプロセッサ
のバス幅より狭いビット幅を備えたプロセッサに接続さ
れたデバイスからデータを読取るときに、全体の性能は
低いままである。その結果，ＲＩＳＣプロセッサのよう
な６４−ビット・プロセッサと８−ビット・メモリ・デ
バイスの間で追加のバス・サイクル又は追加の内部デコ
ードをプロセッサに支援させることなく、データ転送を
行う方法とシステムを開発することが望まれる。

【０００７】

【発明が解決しようとする課題】それ故、本発明の１つ
の目的は、改良されたデータ転送のための方法とシステ
ムを提供することにある。本発明の他の目的は、メモリ
・デバイスとプロセッサ間のデータ転送のための改良さ
れた方法とシステムを提供することにある。本発明の目
的は、ｎ−バイトのデータ・バスを備えたプロセッサを
利用して、ｍ−バイトのメモリ・デバイスに読取り及び
書込みを行うための、改良された方法とシステムを提供
することにある。

【０００８】

【課題を解決するための手段】前述の目的は以下に記述
されるように達成される。ｎ−バイトのデータ・バスを
備えたプロセッサを利用してｍ−バイトのメモリ・デバ
イスからデータを読取り、しかも特別なバス・サイク
ル、バス・セレクト信号、又はダイナミック・バス・サ
イジングをプロセッサに支援させることを要求しない、
方法とシステムが開示される。ここでは、値ｍは値ｎよ
り小さいか等しい。プロセッサからインターフェース・
コントローラへの開始信号に応答して、複数のデータ・
ラッチが制御信号により初期化される。アドレス・カウ
ンタも初期化される。メモリ・デバイスは制御信号によ
り作動する。複数のデータ・ラッチの１つによりデータ
のラッチングが作動状態（イネーブル）になる。それ
で、アドレス・カウンタが表示するアドレスに関連する
データは作動状態のデータ・ラッチを利用してメモリ・
デバイスからラッチされる。アドレス・カウンタは増分
される。ｎ−バイトのデータがラッチし終えるまで作動
状態、ラッチング、及び増分するステップは繰返され
る。ｎ−バイトのデータがラッチされると、ｎ−バイト
のデータが読取るのに有効である旨プロセッサに信号が
送られる。それで、プロセッサは標準の読取りサイクル
中、複数のデータ・ラッチのすべてからデータを読取
る。その後、複数のデータ・ラッチからの出力は使用不
可（ディスエーブル）にされる。データ・ラッチからの
出力を使用不可にされる前に、ｔ回連続の標準読取りサ
イクルで読取りステップをｔ回繰り返すプロセッサから
の信号に対応するステップを含むバースト読取りモード
も支援される。ここでは、ｔはプロセッサ内のキャッシ
ュにより初期プログラム・ロードに必要なバースト転送
サイズの特性である。上記の記述は、本発明の追加の目
標、機能、及び利点と同様、以下の詳述された説明でも
明らかとなる。

【０００９】

【発明の実施の形態】添付図、特に図１について、望ま
しい実施例では，６４−ビット ＰｏｗｅｒＰＣ（Ｒ）
６０１ ＲＩＳＣプロセッサであるプロセッサ１をアッ
プ・グレード・ソケット２を介して，ｘ８６コンピュー
タに接続するために利用された回路のブロック・ダイア
グラムが示されている。サーキット（回路）はインター
フェース・コントローラ３と、メモリ５と、アドレス・
トランシーバ１１と、データ・ラッチ７及びデータ・ラ
ッチ９とを含む。本発明の望ましい実施例では、アドバ
ンスド・マイクロ・デバイス社製ＭＡＣＨ２３０−１５
ＪＣのような電気的に消去可能でプログラム可能な論理
アレイ（ＥＥＰＬＡ）であるインターフェース・コント
ローラ３は、周知の手段を使ってプログラムされると
き、アドレス・トランシーバ１１とデータ・ラッチ７と
データ・ラッチ９の操作を制御するために必要な論理手
段を提供する。ＥＥＰＬＡを利用して、本発明の制御ロ
ジックは単一のデバイスの範囲で実現される。その結
果、必要なコンポーネントの数が最小に抑えられる。イ
ンターフェース・コントローラ３の制御ロジックが単一
の論理デバイスを利用して実現されたところで、当該技
術を熟知せる当業者は本発明を他の方法で実施した場合
でも、制御ロジックが適当な論理デバイスを組み合わせ
て使うことによって実現することができることを理解す
るであろう。

【００１０】アドレス（ａｄｄｒｅｓｓ）・トランシー
バ１１とデータ（ｄａｔａ）・ラッチ７及びデータ・ラ
ッチ９は、トランシーバ、マルチプレクサ（ＭＵＸ）、
及びラッチとして機能する３２ービット・デバイスを含
む。アドレス・トランシーバ１１とデータ・ラッチ７及
びデータ・ラッチ９のデータ行Ａ０−Ａ３又はデータ行
Ｂ０−Ｂ３のどちらかからデータを入力又は出力するこ
とができる。更に、選択された入力データ・バイトは、
インターフェース・コントローラ３からの制御信号に応
じて任意の出力データ行に「導く」ことができる。トラ
ンシーバ１１とデータ・ラッチ７及びデータ・ラッチ９
は入力データがデバイス内に格納され、インターフェー
ス・コントローラ３からの制御信号に応答して、選択的
に出力し得るので、ラッチとしても機能する。図１に示
された望ましき実施例では、アドレス・トランシーバ１
１とデータ・ラッチ７及びデータ・ラッチ９は、ナショ
ナル・セミコンダクタ社製７４ＡＣＴＱ−３２８３Ｔ等
を利用して実行される。しかし、当該技術に熟練せる当
業者は適切なデバイスを組合わせれば前述の機能を実行
するのに利用できるだろうということは十分理解するだ
ろう。

【００１１】本発明の望ましい実施例では、メモリ５は
インテル社製Ｎ２８Ｆ０２０又はＡＭＤ社製のＡＭ２７
Ｃ０４０のような消去可能・プログラム可能ＲＯＭ（Ｅ
ＰＲＯＭ）を含む。しかし、当該技術に熟知せる当業者
によって認められているように、他の適切なメモリ・デ
バイスも利用可能である。本発明に従ってメモリ５のデ
ータ幅はプロセッサ１のデータ幅よりも狭い。本発明に
従って図１に描かれた回路構成部品の動作は、図２〜図
５を参照しながら説明されている。

【００１２】図２及び図３について、本発明の方法とシ
ステムに基づいて、ｎ〉ｍという条件で，ｍ−バイトの
メモリ・デバイスからデータを読取るためのｎ−バイト
のデータ・バスを有するプロセッサを利用するプロセス
を示した流れ図とタイミング図が描かれている。図２で
示されているように、当該プロセスはブロック４０で始
まり、その後、ブロック４２へ進む。このブロックは、
制御バス１３を介して読取り操作を定義し、メモリ５の
アドレスの範囲内でアドレス・バス１５のアドレスをド
ライブするＴＳ及び他のバス制御信号を実行するプロセ
ッサ１に応じて、データ制御バス１９を介して、データ
・ラッチ７及びデータ・ラッチ９を初期化するインター
フェース・コントローラ３を示している。データ・ラッ
チ７及びデータ・ラッチ９の初期化は、すべてのラッチ
・イネーブル（ラッチ・イネーブル＝ＦＦｈ）を使用不
可にしたり、プロセッサ１（出力イネーブル＝０）に対
するすべての出力イネーブルを作動状態にし、データ・
ラッチ７及びデータ・ラッチ９に対し多重モード（ＳＥ
Ｌ＝０）を選択することを含む。

【００１３】その後プロセスは、アドレス・バス１５の
アドレス・ビットＡ２，Ａ１，及びＡ０を備えたアドレ
ス・カウンタを初期化するインターフェース・コントロ
ーラ３を例示しているブロック４４に進む。更に、ブロ
ック４６で示されているように、インターフェース・コ
ントローラ３はＲＯＭ制御バス１７を介して、メモリ５
をチップ・セレクト（ＣＳ）及びと出力可能（ＯＥ）信
号で稼働させる。図３で示されているように、メモリ５
を稼働させた後で、インターフェース・コントローラ３
は、内部カウンタを利用して、８バス・サイクルを数え
る毎に遅延する。この遅延はメモリ５のアクセス・タイ
ムの遅れを補正する。当該技術の熟練せる当業者によっ
て理解される筈であるが、遅延するサイクル数はユーザ
が定義したもので実際に利用されるメモリの要件により
変化する。

【００１４】その後、プロセスはブロック４８へ進む。
このブロックはデータ・バス２１のバイト・レーン０に
対応するデータ・ラッチ７及びデータ・ラッチ９の中の
１個のラッチによって、データのラッチングを作動状態
にするインターフェース・コントローラ３を示してい
る。次に、プロセスは、ブロック４８で作動状態にある
ラッチを利用してアドレス・カウンタによって示された
アドレスでデータ・バイトでのラッチングを示したブロ
ック５０に進む。それから、当該プロセスはブロック５
２に進む。ブロック５２は、アドレス・バス１５内のア
ドレス・ビットＡ２、Ａ１、及びＡ０からなるアドレス
・カウンタの増分を示したものである。インターフェー
ス・コントローラ３の内部カウンタもまた、０にセット
される。次に、ブロック５４はｎバイトのデータが、図
１で示された実施例では８バイトであるが、ラッチされ
ていたか否かを決定するインターフェース・コントロー
ラ３を示している。８バイトのデータがデータ・ラッチ
７及びデータ・ラッチ９によりラッチされない場合、プ
ロセスは８ーバイトのデータがラッチし終えるまで、ブ
ロック４８、５０、５２、及び５４を繰返す。当該技術
の熟知せる当業者によって理解される筈であるが、アド
レス・ビットＡ２−Ａ０からなる３−ビットのアドレス
・カウンタはメモリ５内のデータの現行バイトのアドレ
ス、及びデータ・ラッチ７及びデータ・ラッチ９とによ
ってラッチされていたバイト数を指定する。本発明の他
の実施例では、アドレス・カウンタとして利用されてい
るアドレス・ビット数はプロセッサ１のデータ幅によっ
て変化する。

【００１５】８−バイトのデータがラッチされると、ブ
ロック５６に続くプロセスによって示されているよう
に、インターフェース・コントローラ３は８−バイトの
データがデータ・バス２１（ＴＡ実行）で有効に読取れ
る旨プロセッサ１に信号を送る。その後にプロセスは、
データ・バス２１を介してデータ・ラッチ７及びデータ
・ラッチ９から８−バイトのデータを読取るプロセッサ
１を例示したブロック５８に進む。したがって、本発明
に基づいて、プロセッサ１はバス上の標準読取りサイク
ルの間に、データ・ラッチ７及びデータ・ラッチ９から
すべての８−バイトのデータを同時に読取る。次に、プ
ロセスはブロック５８の読取り操作が完了後、データ・
ラッチ７及びデータ・ラッチ９からの出力を使用不可に
するインターフェース・コントローラ３を示したブロッ
ク６０へ進む。同プロセスはブロック６２で終わる。

【００１６】図４と図５について、図１のサーキットに
よってプロセッサがリセット又は電源投入開始の後で、
命令取出しサイクル中に実行されるバースト・モード読
取り操作の流れ図を説明している。図１で描かれた望ま
しい実施例では、プロセッサ１は６０ｘバス・インター
フェースを備えたＰｏｗｅｒＰＣ（Ｒ） ６０１ＲＩＳ
Ｃプロセッサである。示されているＰｏｗｅｒＰＣプロ
セッサは、リセット又は電源オン・サイクル後初期命令
取出しで、３２−バイト・キャッシュ−ライン・フィル
操作が必要である。初期化命令を取出すためには、プロ
セッサ１はアップグレード・ソケット２に接続されてい
るメモリ５に格納されたシステム電源オン自己試験（Ｐ
ＯＳＴ）コードをアドレスする。ｘ８６システム・ボー
ドの部分である標準システムＲＯＭ（図解されていな
い）のように、メモリ５はキャッシュ不能で８−ビット
・データ・パスを通じて接続される。

【００１７】例示されているように、プロセスはブロッ
ク７０から始まる。ブロック７０では、プロセッサ１
が、ＴＢＳＴ及び他のＰｏｗｅｒＰＣ ６０ｘバス制御
信号（図５に示されていないが）をアサートすることに
より読取り操作がメモリ５からのバースト読取り操作と
なることを、インターフェース・コントローラ３に示
す。これらの信号はＴＳがインターフェース・コントロ
ーラ３によってサンプリングされる前に有効となる。そ
の後、プロセスはブロック７２へ進む。ブロック７２〜
ブロック８４は図２のステップ４２〜ステップ５４に全
く同様に実行されるステップを表している。同様に、図
５で示されたタイミング図は、クロック（ＣＬＫ）サイ
クル１〜６７の間に図３に示されたタイミング図と一致
している。

【００１８】ｎ−バイトのデータがブロック８４でラッ
チされているとき、プロセスはブロック８６〜ブロック
９０へ進む。同ブロックは、データ・ラッチ７及びデー
タ・ラッチ９により保持されているｎ−バイトをｔ回読
込むプロセッサ１を示しており、ここでｔは、プロセッ
サ１のキャッシュ−フィル・サイクル（バースト読取
り）に含まれるｎ−バイトの入力の数である。同じｎ−
バイトのデータはキャシュ−フィル・サイクルの履行に
要する時間を削減するためにデータ・ラッチ７及びデー
タ・ラッチ９から読取られる。値ｎが８、値ｔが４であ
る図１に示された望ましい実施例で、メモリ５からのキ
ャッシューライン・フィル操作を履行するのに必要なサ
イクル数は、４＊６８＝２７２から７１サイクルに削減
される。図１で示された望ましい実施例では、図４で定
義されたバースト・モード読取り操作はリセット又は電
源オン・サイクルに続く初期命令取出し中にのみ利用さ
れる。それは、プロセッサ１がメモリ５で指示されたキ
ャッシング操作が使用不可にされるまで、初期設定命令
を取出すためにキャッシュ−ライン・フィル操作を実行
する。

【００１９】図４について、ブロック８６はｎ−バイト
のデータが（ＴＡ）を読取るのに有効である旨プロセッ
サ１に信号を送るインターフェース・コントローラ３を
示している。加えて、図５で示されているように遅延時
間の挿入をしなくて済むように、プロセッサ１がサイク
ル毎にデータを読取るので、インターフェース・コント
ローラ３はターミナル・カウントに内部カウンタを保持
する。インターフェース・コントローラ３はすべてのラ
ッチ・イネーブル（ラッチ・イネーブル＝００）をも作
動させる。それで、ブロック８８に戻って、プロセッサ
１はデータ・ラッチ７及びデータ・ラッチ９からｎ−バ
イトのデータを読取る。ブロック８８に示された読取り
操作が完了後、プロセッスはブロック９９へ進み、そこ
で、インターフェース・コントローラ３はブロック８８
の読取り操作がｔ回実行されたか否かを判定する。図１
で示された望ましい実施例では、データ・バス２１は８
−バイトのデータ・バスであり、プロセッサ１はキャッ
シュ−ライン・フィルに３２バイトを要求するので，ｔ
は４に等しい。インターフェース・コントローラ３はク
ロック・サイクル毎にアドレス・ラインＡ０とＡ１とを
含むカウンタを増分することにより実行される８−バイ
トの読取り回数を計算する。Ａ１＋Ａ２＝０である場
合、インターフェース・コントローラ３は１サイクルに
対して１つの肯定応答（ＡＡＣＫ）をプロセッサ１に送
ることにより、バースト・モード読取り終了の信号を送
る。ブロック８８の読取りステップがｔ回実行されない
場合、プロセスはブロック８６とブロック８８とを繰返
す。その後、プロセスはブロック９２へ進む。ブロック
９２は、インターフェース・コントローラ３がデータ・
ラッチ７及びデータ・ラッチ９からの出力を使用不可に
することを示している。それから、プロセスはブロック
９４で終了する。本発明のバースト・モード読取り操作
は、値ｎが８に等しく、値ｔは４に等しい、望ましい実
施例に関して説明されているが、当該技術の熟知せる当
業者は値ｎと値ｔがプロセッサ１のアーキテクチャと命
令要件に依存していることを理解することだろう。

【００２０】図１に示された本発明の望ましい実施例で
は、命令の特別文字列は、リセット又は電源オン・サイ
クルの後で、インストラクション・キャッシュ−ライン
・フィル（バースト読取り）を支援する必要がある。プ
ロセッサは、バースト読取りサイクルの間、２命令を４
セット（１命令当たり４バイト）を受信するので、リセ
ット時に受取る命令は交互に４回づつ実行される。した
がって、命令はプロセッサのキャッシングをできる限り
速やかに使用不可にすることを主目的にするために、非
破壊でなければならない。プロセッサのキャッシングが
一旦使用不可にされると、システム電源オン自己試験の
通常命令ストリームを可能にするため、バースト読取り
操作を行わずに命令が取出される。

【００２１】８−ビットのメモリ・デバイスからの読取
りに加えて、図１で示された本発明の望ましい実施例で
は、フラッシュ・メモリであるメモリ５に１−バイトの
書込みを支援する。書込み操作は、プログラミング電圧
ＶPP（一般には＋１２Ｖ又は＋５Ｖである）をメモリ５
のピンに加えることにより開始される。そして、データ
・バス２１の８−バイト・レーンの１つから１バイトが
データ・ラッチ７及びデータ・ラッチ９の１つを利用し
てメモリ５に送られる。それで、インターフェース・コ
ントローラ３はメモリ５に制御信号を発行することによ
り書込み可能状態にする。書込み操作が完了すると、イ
ンターフェース・コントローラ３はプロセッサ１の信号
によって、書込み完了を確認する。

【００２２】本発明は、プロセッサ１がＰｏｗｅｒＰＣ
（Ｒ） ６０１ ＲＩＳＣプロセッサである望ましい実
施例について記述されているが、当該技術の熟知せる当
業者はメモリのデータ幅より広いデータ幅を有する他の
プロセッサが利用できることを確認するであろう。Ｐｏ
ｗｅｒＰＣ（Ｒ） ６０１ ＲＩＳＣプロセッサの操作
に関する詳しい情報については，ＩＢＭ社から発行され
ているＰｏｗｅｒＰＣ（Ｒ） ６０１ ＲＩＳＣマイク
ロプロセッサ・ユーザーズ・ガイドを参照されたい。

【００２３】まとめとして、本発明の構成に関して、以
下の事項を開示する。

【００２４】（１） 値ｍが値ｎより小さいか等しい場
合で，ｎ−バイトのデータ・バスを有するプロセッサを
利用して、ｍ−バイトのメモリ・デバイスからデータを
読取る方法であって、（ａ） アドレス・カウンタを初
期化するステップと、（ｂ） 複数のデータ・ラッチの
１つを利用して、前記ｍ−バイトのメモリ・デバイスか
ら、前記アドレス・カウンタが表示する前記ｍ−バイト
のメモリ・デバイス内のアドレスと関係するデータをラ
ッチするステップと、（ｃ） 前記アドレス・カウンタ
を増分するステップと、（ｄ） ｎ−バイトのデータが
ラッチされるまで前記のラッチング及び増分するステッ
プを繰返すステップと、（ｅ） ｎ−バイトのデータを
読取るのに有効である旨前記プロセッサに信号を送るス
テップと、（ｆ） 標準の読取りサイクル中に前記プロ
セッサを利用して、前記複数のデータ・ラッチのすべて
から前記データを読取るステップを含む前記方法。 （２） 前記プロセッサからの開始信号に応答して、前
記複数のデータ・ラッチを初期化するステップと、前記
複数のデータ・ラッチの１つによりデータのラッチング
を作動状態にするステップとを含む、（１）に記載のデ
ータを読取るための方法。 （３） 前記データを読取る前記ステップに続いて、前
記複数のデータ・ラッチからの出力を使用不可にするス
テップを含む、（１）に記載のデータ読取るための方
法。 （４） ｎ−バイトのデータ・バスとデータ・アクセス
用キャッシュとを有するプロセッサを利用して、ｍ−バ
イトのメモリ・デバイスから命令を読取る方法であっ
て、値ｍは値ｎより小さいか等しく、（ａ） アドレス
・カウンタを初期化するステップと、（ｂ） 複数のデ
ータ・ラッチの１つを利用して、前記ｍ−バイトのメモ
リ・デバイスから、前記アドレス・カウンタが表示する
前記ｍ−バイトのメモリ・デバイス内のアドレスと関係
するデータをラッチするステップと、（ｃ） 前記アド
レス・カウンタを増分するステップと、（ｄ） ｎ−バ
イトのデータがラッチされるまで前記のラッチング及び
増分するステップを繰返すステップと、（ｅ） ｎ−バ
イトのデータを読取るのに有効である旨前記プロセッサ
に信号を送るステップと、（ｆ） 前記複数のデータ・
ラッチのすべてから、前記プロセッサを利用して、ｔ回
連続の標準読取りサイクルで前記データをｔ回読取る
（ここでは、ｔは初期プログラム・ロードの前記キャッ
シュが必要としているバースト・トランスファ・サイズ
特有のものである）ステップを含む、前記方法。 （５） 前記プロセッサからの開始信号の応答して、前
記複数のデータ・ラッチを初期化するステップと、前記
複数のデータ・ラッチの１つによりデータのラッチング
を作動状態にするステップとを更に含む、（４）に記載
の命令を読取るための方法。 （６） 前記データを読取る前記ステップに続いて、前
記複数のデータ・ラッチからの出力を使用不可にするス
テップを更に含む、（４）に記載の命令を読取るための
方法。 （７） ｎ−バイトのデータ・バスを有するプロセッサ
を利用して、ｍ−バイトのメモリ・デバイスからデータ
を読取るためのシステムであって、値ｍはｎよりも小さ
いか等しく、（ａ） アドレス・カウンタを初期化する
手段と、（ｂ） 複数のデータ・ラッチの１つを利用し
て、前記ｍ−バイトのメモリ・デバイスから、前記アド
レス・カウンタが表示する前記ｍ−バイトのメモリ・デ
バイス内のアドレスと関係するデータをラッチする手段
と、（ｃ） 前記アドレス・カウンタを増分する手段
と、（ｄ） ｎ−バイトのデータがラッチされるまで前
記のラッチング及び増分するステップを繰返す手段と、
（ｅ） ｎ−バイトのデータを読取るのに有効である旨
前記プロセッサに信号を送る手段と、（ｆ） 標準の読
取りサイクル中に前記プロセッサを利用して、前記複数
のデータ・ラッチのすべてから前記データを読取る手段
とを含む、前記システム。 （８） 前記ｍ−バイトのメモリ・デバイスがＲＯＭで
ある、（３）に記載のデータを読取るためのシステム。 （９） 値ｍが１である場合の、（３）に記載のデータ
を読取るためのシステム。 （１０） 値ｎが８である場合の、（３）に記載のデー
タを読取るためのシステム。 （１１） ｎ−バイトのデータ・バスと高速データ・ア
クセス用キャシュとを有するプロセッサを利用して，ｍ
−バイトのメモリ・デバイスから命令を読取るためのシ
ステムであって、値ｍは値ｎよりも小さいか等しく、
（ａ） アドレス・カウンタを初期化する手段と、
（ｂ） 複数のラッチの１つを利用して、前記ｍ−バイ
トのメモリ・デバイスから前記アドレス・カウンタが表
示する前記ｍ−バイトのメモリ・デバイス内のアドレス
と関係するデータをラッチする手段と、（ｃ） 前記ア
ドレス・カウンタを増分する手段と、（ｄ） ｎ−バイ
トのデータがラッチされるまで前記のラッチング及び増
分するステップを繰り返す手段と、（ｅ） ｎ−バイト
のデータを読取るのに有効である旨前記プロセッサに信
号を送る手段と、（ｆ） 前記複数のデータ・ラッチの
すべてから、前記プロセッサを利用して、連続ｔ回の標
準読取りサイクルで前記データをｔ回読取り、ｔは初期
プログラム・ロードの前記キャッシュが必要としている
バースト・トランスファ・サイズ特有のものである手段
を含む、前記システム。 （１２） 前記ｍ−バイトのメモリ・デバイスがＲＯＭ
である、（１１）に記載の命令を読取るためのシステ
ム。 （１３） 値ｍが１である場合の、（１１）に記載の命
令を読取るためのシステム。 （１４） 値ｎが８である場合の、（１１）に記載の命
令を読取るためのシステム。 （１５） 値ｔが４である場合の、（１１）に記載の命
令を読取るためのシステム。 （１６） ｎ−バイトのデータ・バスを有するプロセッ
サを利用して、ｍ−バイトのメモリ・デバイスからデー
タを読取る方法であって、値ｍは値ｎより小さいか等し
く、（ａ） 前記プロセッサからインターフェース・コ
ントローラに対する開始信号に応答して、前記インター
フェース・コントローラから制御信号を送信することに
よって前記複数のデータ・ラッチを初期化するステップ
と、（ｂ） アドレス・カウンタを初期化するステップ
と、（ｃ） 前記インターフェース・コントローラから
の前記メモリ・デバイスを制御信号で作動させるステッ
プと、（ｄ） 前記複数のデータ・ラッチの１つによっ
て、データのラッチングを作動状態にするステップと、
（ｅ） 前記複数のデータ・ラッチの１つを利用して、
前記メモリ・デバイスから前記アドレス・カウンタが表
示する前記メモリ・デバイス内のアドレスと関係したデ
ータをラッチするステップと、（ｆ） 前記アドレス・
カウンタを増分するステップと、（ｇ） ｎ−バイトの
データがラッチされるまで、前記の作動状態にしたり、
ラッチングしたり、増分するステップを繰返すステップ
と、（ｈ） ｎ−バイトのデータを読取るのに有効であ
る旨前記プロセッサへ信号を送るすステップと、（ｉ）
標準の読取りサイクル中に、前記プロセッサを利用し
て前記複数のデータ・ラッチのすべてから前記データを
読取るステップと、（ｊ） その後は、前記複数のデー
タ・ラッチからの出力を使用不可にするステップとを含
む、前記方法。 （１７） ｎ−バイトのデータ・バスと高速データ・ア
クセス用キャッシュを有するプロセッサを利用して，ｍ
−バイトのメモリ・デバイスから命令を読取る方法であ
って、値ｍは値ｎより小さいか等しく、（ａ） 前記プ
ロセッサからインターフェース・コントローラに対する
開始信号に応答して、前記インターフェース・コントロ
ーラから制御信号を送信することによって前記複数のデ
ータ・ラッチを初期化するステップと、（ｂ） アドレ
ス・カウンタを初期化するステップと、（ｃ） 前記イ
ンターフェース・コントローラからの前記メモリ・デバ
イスを制御信号で作動させるステップと、（ｄ） 前記
複数のデータ・ラッチの１つによって、データのラッチ
ングを作動状態にするステップと、（ｅ） 前記複数の
データ・ラッチの１つを利用して、前記メモリ・デバイ
スから前記アドレス・カウンタが表示する前記メモリ・
デバイス内のアドレスと関係したデータをラッチするス
テップと、（ｆ） 前記アドレス・カウンタを増分する
ステップと、（ｇ） ｎ−バイトのデータがラッチされ
るまで、前記の作動状態にしたり、ラッチングしたり、
増分するステップを繰返すステップと、（ｈ） ｎ−バ
イトのデータを読取るのに有効である旨前記プロセッサ
へ信号を送るステップと、（ｉ） 前記複数のデータ・
ラッチのすべてから、前記プロセッサを利用して、連続
ｔ回の標準読取りサイクルで前記データをｔ回読取り、
ｔは初期プログラム・ロードの前記キャッシュが必要と
しているバースト・トランスファ・サイズ特有のもので
あるステップと、（ｊ） その後は、前記複数のデータ
・ラッチからの出力を使用不可にするステップとを含
む、前記方法。 （１８） 前記プロセッサに特別のバス・サイクル、バ
ス・セレクト信号、又はダイナミック・インストラクシ
ョン・サイジング支援を要求せずに、ｎ−バイト・デー
タ・バスを有するプロセッサを利用して（値ｍはｎより
小さいか等しい）、ｍ−バイトのメモリ・デバイスから
データを読取るためのシステムであって、（ａ） 前記
プロセッサからインターフェース・コントローラに対す
る開始信号に応答して、前記インターフェース・コント
ローラから制御信号を送信することによって前記複数の
データ・ラッチを初期化する手段と、（ｂ） アドレス
・カウンタを初期化する手段と、（ｃ） 前記インター
フェース・コントローラから制御信号で前記メモリ・デ
バイスを作動させる手段と、（ｄ） 前記複数のデータ
・ラッチの１つで、データのラッチングを作動状態にす
る手段と、（ｅ） 前記複数のデータ・ラッチの１つを
利用して、前記メモリ・デバイスから前記アドレス・カ
ウンタが表示する前記メモリ・デバイス内のアドレスと
関係するデータをラッチする手段と、（ｆ） 前記アド
レス・カウンタを増分する手段と、（ｇ） ｎ−バイト
のデータがラッチされるまで、前記の作動状態にした
り、ラッチングしたり、増分したりするステップを繰返
す手段と、（ｈ） ｎ−バイトのデータを読取るのに有
効である旨前記プロセッサへ信号を送る手段と、（ｉ）
標準読取りサイクル中に、前記プロセッサを利用し
て、前記複数のデータ・ラッチのすべてから前記データ
を読取る手段とを含む、前記システム。 （１９） 前記インターフェース・コントローラは電気
的消去可能・プログラム可能論理アレイ（ＥＥＰＬＡ）
である、（１８）に記載のデータを読取るためのシステ
ム。 （２０） ｎ−バイトのデータ・バスとデータ・アクセ
ス用キャシュとを有するプロセッサを利用して、ｍ−バ
イトのメモリ・デバイスから命令を読取るためのシステ
ムであって、値ｍは値ｎよりも小さいか等しく、（ａ）
前記プロセッサからインターフェース・コントローラ
に対する開始信号に応答して、前記インターフェース・
コントローラから制御信号を送信することによって前記
複数のデータ・ラッチを初期化する手段と、（ｂ） ア
ドレス・カウンタを初期化する手段と、（ｃ） 前記イ
ンターフェース・コントローラから制御信号で前記メモ
リ・デバイスを作動させる手段と、（ｄ） 前記複数の
データ・ラッチの１つでデータのラッチングを作動状態
にする手段と、（ｅ） 前記複数のデータ・ラッチの１
つを利用して、前記メモリ・デバイスから前記アドレス
・カウンタが表示する前記メモリ・デバイス内のアドレ
スと関係したデータをラッチする手段と、（ｆ） 前記
アドレス・カウンタを増分する手段と、（ｇ） ｎ−バ
イトのデータがラッチされるまで、前記の作動状態にし
たり、ラッチングしたり、増分したりするステップを繰
返す手段と、（ｈ） ｎ−バイトのデータを読取るのに
有効である旨前記プロセッサへ信号を送る手段と、
（ｉ） 前記複数のデータ・ラッチのすべてから、前記
プロセッサを利用して、連続ｔ回の標準読取りサイクル
で前記データをｔ回読取る（ｔは初期プログラム・ロー
ドの前記キャッシュが必要としているバースト・トラン
スファ・サイズ特有のものである）手段とを含む前記シ
ステム。 （２１） 前記インターフェース・コントローラは、電
気的消去可能・プログラム可能論理アレイ（ＥＥＰＬ
Ａ）である、（２０）に記載の命令を読取るためのシス
テム。

【図面の簡単な説明】

【図１】本発明の方法とシステムを実行するために利用
される回路のブロック・ダイヤグラムを描いたものであ
る。

【図２】本発明の方法とシステムに従って実行される読
取り操作を説明した流れ図である。

【図３】図２で示された読取り操作のタイミング図を描
いたものである。

【図４】本発明の方法とシステムに従って実行されるバ
ースト・モードを説明した流れ図である。

【図５】図４のバースト・モード読取り操作のタイミン
グ図を描いたものである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・イー・ディーン アメリカ合衆国78730、テキサス州オース チィン、ランチ・クリーク・ドライブ、 3610

Claims (21)

【特許請求の範囲】
1. 【請求項１】値ｍが値ｎより小さいか等しい場合で，ｎ
   −バイトのデータ・バスを有するプロセッサを利用し
   て、ｍ−バイトのメモリ・デバイスからデータを読取る
   方法であって、 （ａ） アドレス・カウンタを初期化するステップと、 （ｂ） 複数のデータ・ラッチの１つを利用して、前記
   ｍ−バイトのメモリ・デバイスから、前記アドレス・カ
   ウンタが表示する前記ｍ−バイトのメモリ・デバイス内
   のアドレスと関係するデータをラッチするステップと、 （ｃ） 前記アドレス・カウンタを増分するステップ
   と、 （ｄ） ｎ−バイトのデータがラッチされるまで前記の
   ラッチング及び増分するステップを繰返すステップと、 （ｅ） ｎ−バイトのデータを読取るのに有効である旨
   前記プロセッサに信号を送るステップと、 （ｆ） 標準の読取りサイクル中に前記プロセッサを利
   用して、前記複数のデータ・ラッチのすべてから前記デ
   ータを読取るステップを含む、前記方法。
2. 【請求項２】前記プロセッサからの開始信号に応答し
   て、前記複数のデータ・ラッチを初期化するステップ
   と、前記複数のデータ・ラッチの１つによりデータのラ
   ッチングを作動状態にするステップとを含む、請求項１
   に記載のデータを読取るための方法。
3. 【請求項３】前記データを読取る前記ステップに続い
   て、前記複数のデータ・ラッチからの出力を使用不可に
   するステップを含む、請求項１に記載のデータを読取る
   ための方法。
4. 【請求項４】ｎ−バイトのデータ・バスとデータ・アク
   セス用キャッシュとを有するプロセッサを利用して、ｍ
   −バイトのメモリ・デバイスから命令を読取る方法であ
   って、値ｍは値ｎより小さいか等しく、 （ａ） アドレス・カウンタを初期化するステップと、 （ｂ） 複数のデータ・ラッチの１つを利用して、前記
   ｍ−バイトのメモリ・デバイスから、前記アドレス・カ
   ウンタが表示する前記ｍ−バイトのメモリ・デバイス内
   のアドレスと関係するデータをラッチするステップと、 （ｃ） 前記アドレス・カウンタを増分するステップ
   と、 （ｄ） ｎ−バイトのデータがラッチされるまで前記の
   ラッチング及び増分するステップを繰返すステップと、 （ｅ） ｎ−バイトのデータを読取るのに有効である旨
   前記プロセッサに信号を送るステップと、 （ｆ） 前記複数のデータ・ラッチのすべてから、前記
   プロセッサを利用して、ｔ回連続の標準読取りサイクル
   で前記データをｔ回読取る（ここでは、ｔは初期プログ
   ラム・ロードの前記キャッシュが必要としているバース
   ト・トランスファ・サイズ特有のものである）ステップ
   を含む、前記方法。
5. 【請求項５】前記プロセッサからの開始信号の応答し
   て、前記複数のデータ・ラッチを初期化するステップ
   と、前記複数のデータ・ラッチの１つによりデータのラ
   ッチングを作動状態にするステップとを更に含む、請求
   項４に記載の命令を読取るための方法。
6. 【請求項６】前記データを読取る前記ステップに続い
   て、前記複数のデータ・ラッチからの出力を使用不可に
   するステップを更に含む、請求項４に記載の命令を読取
   るための方法。
7. 【請求項７】ｎ−バイトのデータ・バスを有するプロセ
   ッサを利用して、ｍ−バイトのメモリ・デバイスからデ
   ータを読取るためのシステムであって、値ｍはｎよりも
   小さいか等しく、 （ａ） アドレス・カウンタを初期化する手段と、 （ｂ） 複数のデータ・ラッチの１つを利用して、前記
   ｍ−バイトのメモリ・デバイスから、前記アドレス・カ
   ウンタが表示する前記ｍ−バイトのメモリ・デバイス内
   のアドレスと関係するデータをラッチする手段と、 （ｃ） 前記アドレス・カウンタを増分する手段と、 （ｄ） ｎ−バイトのデータがラッチされるまで前記の
   ラッチング及び増分するステップを繰返す手段と、 （ｅ） ｎ−バイトのデータを読取るのに有効である旨
   前記プロセッサに信号を送る手段と、 （ｆ） 標準の読取りサイクル中に前記プロセッサを利
   用して、前記複数のデータ・ラッチのすべてから前記デ
   ータを読取る手段とを含む、前記システム。
8. 【請求項８】前記ｍ−バイトのメモリ・デバイスがＲＯ
   Ｍである、請求項３に記載のデータを読取るためのシス
   テム。
9. 【請求項９】値ｍが１である場合の、請求項３に記載の
   データを読取るためのシステム。
10. 【請求項１０】値ｎが８である場合の、請求項３に記載
    のデータを読取るためのシステム。
11. 【請求項１１】ｎ−バイトのデータ・バスとデータ・ア
    クセス用キャシュとを有するプロセッサを利用して，ｍ
    −バイトのメモリ・デバイスから命令を読取るためのシ
    ステムであって、値ｍは値ｎよりも小さいか等しく、 （ａ） アドレス・カウンタを初期化する手段と、 （ｂ） 複数のラッチの１つを利用して、前記ｍ−バイ
    トのメモリ・デバイスから前記アドレス・カウンタが表
    示する前記ｍ−バイトのメモリ・デバイス内のアドレス
    と関係するデータをラッチする手段と、 （ｃ） 前記アドレス・カウンタを増分する手段と、 （ｄ） ｎ−バイトのデータがラッチされるまで、前記
    のラッチング及び増分するステップを繰返す手段と、 （ｅ） ｎ−バイトのデータを読取るのに有効である旨
    前記プロセッサに信号を送る手段と、 （ｆ） 前記複数のデータ・ラッチのすべてから、前記
    プロセッサを利用して、連続ｔ回の標準読取りサイクル
    で前記データをｔ回読取り、ｔは初期プログラム・ロー
    ドの前記キャッシュが必要としているバースト・トラン
    スファ・サイズ特有のものである手段を含む、前記シス
    テム。
12. 【請求項１２】前記ｍ−バイトのメモリ・デバイスがＲ
    ＯＭである、請求項１１に記載の命令を読取るためのシ
    ステム。
13. 【請求項１３】値ｍが１である場合の、請求項１１に記
    載の命令を読取るためのシステム。
14. 【請求項１４】値ｎが８である場合の、請求項１１に記
    載の命令を読取るためのシステム。
15. 【請求項１５】値ｔが４である場合の、請求項１１に記
    載の命令を読取るためのシステム。
16. 【請求項１６】ｎ−バイトのデータ・バスを有するプロ
    セッサを利用して、ｍ−バイトのメモリ・デバイスから
    データを読取る方法であって、値ｍは値ｎより小さいか
    等しく、 （ａ） 前記プロセッサからインターフェース・コント
    ローラに対する開始信号に応答して、前記インターフェ
    ース・コントローラから制御信号を送信することによっ
    て前記複数のデータ・ラッチを初期化するステップと、 （ｂ） アドレス・カウンタを初期化するステップと、 （ｃ） 前記インターフェース・コントローラからの前
    記メモリ・デバイスを制御信号で作動させるステップ
    と、 （ｄ） 前記複数のデータ・ラッチの１つによって、デ
    ータのラッチングを作動状態にするステップと、 （ｅ） 前記複数のデータ・ラッチの１つを利用して、
    前記メモリ・デバイスから前記アドレス・カウンタが表
    示する前記メモリ・デバイス内のアドレスと関係したデ
    ータをラッチするステップと、 （ｆ） 前記アドレス・カウンタを増分するステップ
    と、 （ｇ） ｎ−バイトのデータがラッチされるまで、前記
    の作動状態にしたり、ラッチングしたり、増分するステ
    ップを繰返すステップと、 （ｈ） ｎ−バイトのデータを読取るのに有効である旨
    前記プロセッサへ信号を送るステップと、 （ｉ） 標準の読取りサイクル中に、前記プロセッサを
    利用して前記複数のデータ・ラッチのすべてから前記デ
    ータを読取るステップと、 （ｊ） その後は、前記複数のデータ・ラッチからの出
    力を使用不可にするステップとを含む、前記方法。
17. 【請求項１７】ｎ−バイトのデータ・バスと高速データ
    ・アクセス用キャッシュを有するプロセッサを利用し
    て，ｍ−バイトのメモリ・デバイスから命令を読取る方
    法であって、値ｍは値ｎより小さいか等しく、 （ａ） 前記プロセッサからインターフェース・コント
    ローラに対する開始信号に応答して、前記インターフェ
    ース・コントローラから制御信号を送信することによっ
    て前記複数のデータ・ラッチを初期化するステップと、 （ｂ） アドレス・カウンタを初期化するステップと、 （ｃ） 前記インターフェース・コントローラからの前
    記メモリ・デバイスを制御信号で作動させるステップ
    と、 （ｄ） 前記複数のデータ・ラッチの１つによって、デ
    ータのラッチングを作動状態にするステップと、 （ｅ） 前記複数のデータ・ラッチの１つを利用して、
    前記メモリ・デバイスから前記アドレス・カウンタが表
    示する前記メモリ・デバイス内のアドレスと関係したデ
    ータをラッチするステップと、 （ｆ） 前記アドレス・カウンタを増分するステップ
    と、 （ｇ） ｎ−バイトのデータがラッチされるまで、前記
    の作動状態にしたり、ラッチングしたり、増分するステ
    ップを繰返すステップと、 （ｈ） ｎ−バイトのデータを読取るのに有効である旨
    前記プロセッサへ信号を送るステップと、 （ｉ） 前記複数のデータ・ラッチのすべてから、前記
    プロセッサを利用して、連続ｔ回の標準読取りサイクル
    で前記データをｔ回読取り、ｔは初期プログラム・ロー
    ドの前記キャッシュが必要としているバースト・トラン
    スファ・サイズ特有のものであるステップと、 （ｊ） その後は、前記複数のデータ・ラッチからの出
    力を使用不可にするステップとを含む、前記方法。
18. 【請求項１８】前記プロセッサに特別のバス・サイク
    ル、バス・セレクト信号、又はダイナミック・インスト
    ラクション・サイジング支援を要求せずに、ｎ−バイト
    ・データ・バスを有するプロセッサを利用して（値ｍは
    ｎより小さいか等しい）、ｍ−バイトのメモリ・デバイ
    スからデータを読取るためのシステムであって、 （ａ） 前記プロセッサからインターフェース・コント
    ローラに対する開始信号に応答して、前記インターフェ
    ース・コントローラから制御信号を送信することによっ
    て前記複数のデータ・ラッチを初期化する手段と、 （ｂ） アドレス・カウンタを初期化する手段と、 （ｃ） 前記インターフェース・コントローラから制御
    信号で前記メモリ・デバイスを作動させる手段と、 （ｄ） 前記複数のデータ・ラッチの１つで、データの
    ラッチングを作動状態にする手段と、 （ｅ） 前記複数のデータ・ラッチの１つを利用して、
    前記メモリ・デバイスから前記アドレス・カウンタが表
    示する前記メモリ・デバイス内のアドレスと関係するデ
    ータをラッチする手段と、 （ｆ） 前記アドレス・カウンタを増分する手段と、 （ｇ） ｎ−バイトのデータがラッチされるまで、前記
    の作動状態にしたり、ラッチングしたり、増分したりす
    るステップを繰返す手段と、 （ｈ） ｎ−バイトのデータを読取るのに有効である旨
    前記プロセッサへ信号を送る手段と、 （ｉ） 標準読取りサイクル中に、前記プロセッサを利
    用して、前記複数のデータ・ラッチのすべてから前記デ
    ータを読取る手段とを含む、前記システム。
19. 【請求項１９】前記インターフェース・コントローラは
    電気的消去可能・プログラム可能論理アレイ（ＥＥＰＬ
    Ａ）である、請求項１８に記載のデータを読取るための
    システム。
20. 【請求項２０】ｎ−バイトのデータ・バスとデータ・ア
    クセス用キャシュとを有するプロセッサを利用して、ｍ
    −バイトのメモリ・デバイスから命令を読取るためのシ
    ステムであって、値ｍは値ｎよりも小さいか等しく、 （ａ） 前記プロセッサからインターフェース・コント
    ローラに対する開始信号に応答して、前記インターフェ
    ース・コントローラから制御信号を送信することによっ
    て前記複数のデータ・ラッチを初期化する手段と、 （ｂ） アドレス・カウンタを初期化する手段と、 （ｃ） 前記インターフェース・コントローラから制御
    信号で前記メモリ・デバイスを作動させる手段と、 （ｄ） 前記複数のデータ・ラッチの１つでデータのラ
    ッチングを作動状態にする手段と、 （ｅ） 前記複数のデータ・ラッチの１つを利用して、
    前記メモリ・デバイスから前記アドレス・カウンタが表
    示する前記メモリ・デバイス内のアドレスと関係したデ
    ータをラッチする手段と、 （ｆ） 前記アドレス・カウンタを増分する手段と、 （ｇ） ｎ−バイトのデータがラッチされるまで、前記
    の作動状態にしたり、ラッチングしたり、増分したりす
    るステップを繰返す手段と、 （ｈ） ｎ−バイトのデータを読取るのに有効である旨
    前記プロセッサへ信号を送る手段と、 （ｉ） 前記複数のデータ・ラッチのすべてから、前記
    プロセッサを利用して、ｔ回連続の標準読取りサイクル
    で前記データをｔ回読取る（ｔは初期プログラム・ロー
    ドの前記キャッシュが必要としているバースト・トラン
    スファ・サイズ特有のものである）手段とを含む、前記
    システム。
21. 【請求項２１】前記インターフェース・コントローラ
    は、電気的消去可能・プログラム可能論理アレイ（ＥＥ
    ＰＬＡ）である、請求項２０に記載の命令を読取るため
    のシステム。