KR960020492A - 비터비복호기에서 트레이스백 수행장치 - Google Patents

비터비복호기에서 트레이스백 수행장치 Download PDF

Info

Publication number
KR960020492A
KR960020492A KR1019940029806A KR19940029806A KR960020492A KR 960020492 A KR960020492 A KR 960020492A KR 1019940029806 A KR1019940029806 A KR 1019940029806A KR 19940029806 A KR19940029806 A KR 19940029806A KR 960020492 A KR960020492 A KR 960020492A
Authority
KR
South Korea
Prior art keywords
output
state
storage means
inputting
later
Prior art date
Application number
KR1019940029806A
Other languages
English (en)
Other versions
KR0135796B1 (ko
Inventor
임민중
오영욱
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019940029806A priority Critical patent/KR0135796B1/ko
Priority to TW84111854A priority patent/TW278287B/zh
Priority to DE1995142131 priority patent/DE19542131B4/de
Priority to SG1995001817A priority patent/SG50369A1/en
Priority to JP29582795A priority patent/JP3293731B2/ja
Priority to US08/557,539 priority patent/US5712880A/en
Publication of KR960020492A publication Critical patent/KR960020492A/ko
Application granted granted Critical
Publication of KR0135796B1 publication Critical patent/KR0135796B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/3961—Arrangements of methods for branch or transition metric calculation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H03M13/4107—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing add, compare, select [ACS] operations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
    • H03M13/4161—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management
    • H03M13/4169—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors implementing path management using traceback
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H03M13/6505—Memory efficient implementations

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Abstract

본 발명은 비터비복호기에서의 트레이스백 수행장치를 공개한다. 그 장치는 에러정정을 위해 비트스트립을 입력받아 분기메트릭값들을 계산하고, 이 값들과 대응되는 현재의 경로 메트릭값들로부터 새로운 경로메트릭값들을 계산하여, 새로운 경로 메트릭값중 최소경로메트릭값을 계산하여 저장 후, 가산비교선택부의 비교결정값을 이용하여 생존경로를 탐색후 저장해 복호된 비트를 찾아내는 트레이스백수단과, VLSI로 된 비터비복호기에 있어서, 트레이스백수단은 최소경로값인 데이타들 중 먼저 입력된 것은 나중에 출력되고, 나중에 입력된 것은 먼저 출력되도록 저장하는(LIFO) 제1저장수단과, 이 출력과 최적상태검출수단의 출력을 입력하여 다음 상태인 제1상태를 발생하는 제1트레이스논리수단과, 제1저장수단의 출력해서 먼저 입력된 것은 먼저, 나중에 입력된 것은 나중에 출력되도록 저장하는(FIFO) 제2저장수단과, 이 출력과 제1상태를 입력받아 제2상태를 발생하는 제2트레이스논리수단과, 제2저장수단의 출력을 입력하여 FIFO인 제3저장수단과, 이 출력과 제2상태를 입력하여 제3상태를 발생하는 제3트레이스논리수단과, 복호된 비트를 찾아내기 위하여 제3상태를 입력하여 LIFO인 제4저장수단을 구비하는 것을 특징으로 하고, 메모리를 위한 주소발생이 간단하고, 전체 상호연결이 존재하지 않기 때문에 전체적으로 칩면적을 줄여 비용이 감소하며 구현이 쉬운 효과가 있다.

Description

비터비복호기에서 트레이스백 수행장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 저속 비터비복호기에서 역추적수행과정을 설명하기 위한 저장동작의 진행을 나타내는 도면이다.
제3도는 고속비터비 복호기에서 역추적수행과정을 설명하기 위한 저장동작의 진행을 나타내는 도면이다,
제4도는 제3도에 도시된 고속 비터비복호기의 메모리동작그룹과 메모리뱅크의 크기를 반으로 줄였을 때 (L/2), 역추적수행과정을 설명하기 위한 저장동작의 진행을 나타내는 도면이다.

Claims (2)

  1. 비트스트림의 에러를 정정하기 위하여 상기 비트스트림을 입력받아 분기 메트릭값들을 계산하는 분기 메트릭수단과, 상기 분기 메트릭값들과 대응되는 현재의 경로 메트릭값들로부터 새로운 경로 메트릭값들을 계산하는 가산비교선택수단과, 상기 새로운 경로 메트릭값 중 최소 경로 메트릭값을 계산하고 이를 일시 저장하는 최소 경로 메트릭값을 계산하고 이를 일시 저장하는 최소경로메트릭수단과, 상기 가산비교선택수단의 비교결정을 저장하고, 생존 경로를 탐색하여 복호된 비트를 찾아내는 트레이스백수단으로 구성되고, 일정한 주기마다 현재의 상태값을 발생하는 최적상태검출수단을 포함하는 구속장이 K이고, 메모리 동작그룹의 크기가 L인 초대 규모 집적화된 비터비 디코더에 있어서, 상기 트레이스백 수단은 상기 가산비교선택수단의 상기 비교결정값인 데이타들중 먼저 입력된 것은 나중에 출력되고, 나중에 입력된 것은 먼저 출력되도록 저장하는 제1저장수단; 상기 제1저장수단의 출력과 상기 최소경로메트릭수단의 출력을 입력하여 트레이스할 다음 상태인 제1상태를 발생하는 제1트레이스논리수단; 상기 제1저장수단의 출력을 입력하여 먼저 입력된 것은 먼저 출력되고, 나중에 입력된 것은 나중에 출력되도록 저장하는 제2저장수단; 상기 제2저장수단의 출력과 상기 제1상태를 입력받아 트레이스할 다음 상태인 제2상태를 발생하는 제2트레이스논리수단; 복호된 비트를 찾아내기 위하여 상기 제2상태를 입력하여 먼저 입력된 것을 나중에 출력되고, 나중에 입력된 것은 먼저 출력되도록 저장하는 제3저장수단을 구비하는 것을 특징으로 하는 비터비복호기에서 트레이스백수행장치.
  2. 비트스트립의 에러를 정정하기 위하여 상기 비트스트림을 입력받아 분기 메트릭값들을 계산하는 분기 메트릭수단과, 상기 분기 메트릭값들과 대응되는 현재의 경로 메트릭값들로부터 새로운 경로 메트릭값들을 계산하는 가산비교선택수단과, 상기 새로운 경로 메트릭값중 최소 경로 메트릭값을 계산하고 이를 일시 저장하는 최소경로메트릭수단과, 상기 가산비교선택수단의 비교결정을 저장하고, 생존 경로를 탐색하여 복호된 비트를 찾아내는 트레이스백수단으로 구성되고, 일정한 주기마다 현재의 상태값을 발생하는 최적상태검출수단을 포함하는 구속장이 K이고, 메모리 동작그룹의 크기가 L/2인 초대규모 집적화된 비터비 디코더에 있어서, 상기 트레이스백 수단은 상기 가산비교선택수단의 상기 비교결정값인 데이타들중 먼저 입력된 것은 나중에 출력되고, 나중에 입력된 것은 먼저 출력되도록 저장하는 제1저장수단; 상기 제1저장수단의 출력과 상기 최소경로메트릭 수단의 출력을 입력하여 트레이스할 다음 상태인 제1상태를 발생하는 제1트레이스논리수단; 상기 제1저장수단의 출력을 입력하여 먼저 입력된 것은 먼저 출력되고, 나중에 입력된 것은 나중에 출력되도록 저장하는 제2저장수단; 상기 제2저장수단의 출력과 상기 제1상태를 입력받아 트레이스할 다음 상태인 제2상태를 발생하는 제2트레이스논리수단; 상기 제2저장구단의 출력을 입력하여 먼저 입력된 것은 먼저 출력되고, 나중에 입력된 것은 나중에 출력되도록 저장하는 제3저장수단; 상기 제3저장수단과 상기 제2상태를 입력받아 트레이스할 다음 상태인 제3상태를 발생하는 제2트레이스논리수단; 복호된 비트를 찾아내기 위하여 상기 제3상태를 입력하여 먼저 입력된 것은 나중에 출력되고, 나중에 입력된 것은 먼저 출력되도록 저장하는 제4저장수단은 구비하는 것을 특징으로 하는 비터비복호기에서 트레이스백수행장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940029806A 1994-11-14 1994-11-14 비터비복호기에서 트레이스백 수행장치 KR0135796B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1019940029806A KR0135796B1 (ko) 1994-11-14 1994-11-14 비터비복호기에서 트레이스백 수행장치
TW84111854A TW278287B (ko) 1994-11-14 1995-11-08
DE1995142131 DE19542131B4 (de) 1994-11-14 1995-11-11 Viterbi-Decoder
SG1995001817A SG50369A1 (en) 1994-11-14 1995-11-13 Traceback-performing apparatus in viterbi decoder
JP29582795A JP3293731B2 (ja) 1994-11-14 1995-11-14 ビタビ復号器におけるトレースバック遂行装置
US08/557,539 US5712880A (en) 1994-11-14 1995-11-14 Traceback-performing apparatus in viterbi decoder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019940029806A KR0135796B1 (ko) 1994-11-14 1994-11-14 비터비복호기에서 트레이스백 수행장치

Publications (2)

Publication Number Publication Date
KR960020492A true KR960020492A (ko) 1996-06-17
KR0135796B1 KR0135796B1 (ko) 1998-04-27

Family

ID=19397847

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940029806A KR0135796B1 (ko) 1994-11-14 1994-11-14 비터비복호기에서 트레이스백 수행장치

Country Status (6)

Country Link
US (1) US5712880A (ko)
JP (1) JP3293731B2 (ko)
KR (1) KR0135796B1 (ko)
DE (1) DE19542131B4 (ko)
SG (1) SG50369A1 (ko)
TW (1) TW278287B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2996615B2 (ja) * 1996-01-08 2000-01-11 松下電器産業株式会社 ビタビ復号装置及びその方法
KR100212836B1 (ko) * 1996-06-14 1999-08-02 전주범 비터비 디코더의 트레이스백 진행 구조
GB9622540D0 (en) * 1996-10-30 1997-01-08 Discovision Ass Trackback for viterbi decoder
KR100224868B1 (ko) * 1997-02-24 1999-10-15 윤종용 데이터 에러 정정 범위 판단방법
US6263473B1 (en) 1997-04-07 2001-07-17 Matsushita Electric Industrial Co., Ltd. Viterbi decoder and Viterbi decoding method
US6205186B1 (en) * 1997-09-03 2001-03-20 Qualcomm Incorporated Decoding with partial state information on a convolutionally encoded channel
JP3747604B2 (ja) * 1997-12-19 2006-02-22 ソニー株式会社 ビタビ復号装置
WO2001013524A1 (en) * 1999-08-16 2001-02-22 Koninklijke Philips Electronics N.V. Viterbi-decoder system with trace-back implementation
US6601215B1 (en) * 2000-02-01 2003-07-29 Agere Systems Inc. Traceback buffer management for VLSI Viterbi decoders
KR101010784B1 (ko) * 2002-04-17 2011-01-25 톰슨 라이센싱 트렐리스 디코더를 위한 메모리 관리 알고리즘
US7564930B1 (en) * 2002-08-05 2009-07-21 Altera Corporation Method and apparatus for implementing a traceback processor for trellis decoding in a Viterbi decoder
US8185810B1 (en) * 2007-04-13 2012-05-22 Link—A—Media Devices Corporation Low power viterbi trace back architecture

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5349608A (en) * 1993-03-29 1994-09-20 Stanford Telecommunications, Inc. Viterbi ACS unit with renormalization
EP0656712A1 (en) * 1993-11-16 1995-06-07 AT&T Corp. Viterbi equaliser using variable length tracebacks
US5533065A (en) * 1993-12-28 1996-07-02 At&T Corp. Decreasing length tracebacks
US5513139A (en) * 1994-11-04 1996-04-30 General Instruments Corp. Random access memory with circuitry for concurrently and sequentially writing-in and reading-out data at different rates

Also Published As

Publication number Publication date
JPH08251038A (ja) 1996-09-27
US5712880A (en) 1998-01-27
SG50369A1 (en) 1998-07-20
KR0135796B1 (ko) 1998-04-27
TW278287B (ko) 1996-06-11
JP3293731B2 (ja) 2002-06-17
DE19542131B4 (de) 2005-07-07
DE19542131A1 (de) 1996-05-15

Similar Documents

Publication Publication Date Title
KR960020492A (ko) 비터비복호기에서 트레이스백 수행장치
KR100195745B1 (ko) 비터비 복호화기의 가산 비교 선택 장치
KR970004433A (ko) 2개의 최상 복호 경로를 갖는 비터비 복호기
US6041433A (en) Viterbi decoder and viterbi decoding method
KR940004982A (ko) 비터비 복호기의 경로 기억 장치
US6601215B1 (en) Traceback buffer management for VLSI Viterbi decoders
KR100737648B1 (ko) 비터비 복호장치 및 비터비 복호방법
KR100311504B1 (ko) 비터비디코더의스태이트메트릭메모리및이를이용한복호화방법
Cholan Design and implementation of low power high speed Viterbi decoder
US7225393B2 (en) Viterbi decoder and Viterbi decoding method
US6263473B1 (en) Viterbi decoder and Viterbi decoding method
KR20040050754A (ko) 고속 비터비 디코더
JP4422867B2 (ja) ビタビデコーダ
JP4047697B2 (ja) ビタビ復号装置
KR100708025B1 (ko) 비터비 복호장치 및 방법
KR100324066B1 (ko) 비터비 복호기
US20070230606A1 (en) Viterbi traceback
GB2335578A (en) Add-compare selection circuit for a Viterbi algorithm processor
KR0183115B1 (ko) 비터비 디코더의 패스 메모리의 제어회로
JPH07147546A (ja) ビタビ復号器
JP3288328B2 (ja) ビタビ復号器のトレースバック処理の高速化装置およびその高速化方法
KR970004371A (ko) 비터비 복호기
KR0148060B1 (ko) Viterbi 복호기의 ACS를 위한 메모리 최적 구조
KR100430823B1 (ko) 비터비 디코더에서 고속 파이프라인 구조의 트레이스백 동작을하
JP3231647B2 (ja) ビタビ復号器

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee