JPH08251038A - ビタビ復号器におけるトレースバック遂行装置 - Google Patents
ビタビ復号器におけるトレースバック遂行装置Info
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Abstract
(57)【要約】
【課題】 低コストかつ具現が容易なビタビ復号器にお
けるトレ−スバック遂行装置を提供すること。 【解決手段】 ＶＬＳＩからなるビタビ復号器の逆追跡
部において、後入力先出力１(1400)は最小経路値を入力
し先に入力したものは後に後に入力したものは先に出力
するように貯蔵する。トレ−ス論理１(1402)はこの出力
と最適状態検出手段の出力とを入力してトレ−スし第１
状態を発生し、先入力先出力(1404)は後入力先出力１(1
400)の出力を入力し先に入力したものは先に後に入力し
たものは後に出力するように貯蔵する。トレ−ス論理２
(1406)はこの出力と第１状態とを入力してトレ−スし第
２状態を発生し、後入力先出力２(1408)はこの第２状態
を入力し先に入力したものは後に後に入力したものは先
に出力するように貯蔵する。
けるトレ−スバック遂行装置を提供すること。 【解決手段】 ＶＬＳＩからなるビタビ復号器の逆追跡
部において、後入力先出力１(1400)は最小経路値を入力
し先に入力したものは後に後に入力したものは先に出力
するように貯蔵する。トレ−ス論理１(1402)はこの出力
と最適状態検出手段の出力とを入力してトレ−スし第１
状態を発生し、先入力先出力(1404)は後入力先出力１(1
400)の出力を入力し先に入力したものは先に後に入力し
たものは後に出力するように貯蔵する。トレ−ス論理２
(1406)はこの出力と第１状態とを入力してトレ−スし第
２状態を発生し、後入力先出力２(1408)はこの第２状態
を入力し先に入力したものは後に後に入力したものは先
に出力するように貯蔵する。
Description
【０００１】
【発明の属する技術分野】本発明は前方エラ−訂正（Ｆ
ＥＣ；Forward Error Correct 、以下ＦＥＣという）復
号器の核心部分中の一つであるビタビ（Viterbi)復号器
に係り、特にビタビ復号器でメモリを管理するトレ−ス
バック遂行装置に関する。
ＥＣ；Forward Error Correct 、以下ＦＥＣという）復
号器の核心部分中の一つであるビタビ（Viterbi)復号器
に係り、特にビタビ復号器でメモリを管理するトレ−ス
バック遂行装置に関する。
【０００２】
【従来の技術】最近の映像信号圧縮技術の発達は狭帯域
に多量の映像信号を伝送することができるようにした。
これにより、以前よりさらに大事になったのは前方エラ
−訂正であって、これは送信側で信号に冗長符号を入れ
たのち、チャネルにエラ−が導入されたとき、受信端側
でエラ−を訂正する技術である。圧縮された信号の小さ
いエラ−が圧縮を復元させるとき、無視できないエラ−
となる恐れがあるので、圧縮信号の伝送時、非常に低い
ビットエラ−率が要求される。チップ領域の大部分を占
める逆追跡部のメモリ管理はビタビ復号器をシリコン上
に具現するに最も重要な要素中の一つとなる。
に多量の映像信号を伝送することができるようにした。
これにより、以前よりさらに大事になったのは前方エラ
−訂正であって、これは送信側で信号に冗長符号を入れ
たのち、チャネルにエラ−が導入されたとき、受信端側
でエラ−を訂正する技術である。圧縮された信号の小さ
いエラ−が圧縮を復元させるとき、無視できないエラ−
となる恐れがあるので、圧縮信号の伝送時、非常に低い
ビットエラ−率が要求される。チップ領域の大部分を占
める逆追跡部のメモリ管理はビタビ復号器をシリコン上
に具現するに最も重要な要素中の一つとなる。
【０００３】従来は、逆追跡部（Traceback Unit）のメ
モリバンクのためのアドレス発生過程が非常に複雑であ
り、超大規模集積回路を具現するに適しない総体的な連
結が存在する問題点があった。かかる問題は特にメモリ
バンクがメモリ量と復号遅延とを低減するために多数個
に分けられた場合にさらに深刻になる。もし、剰余メモ
リバンクをさらに追加すると、アドレス発生過程が若干
簡単になる。しかしながら、メモリ大きさの増加にも係
わらず、単純なアドレス発生過程を得ることは容易でな
い。
モリバンクのためのアドレス発生過程が非常に複雑であ
り、超大規模集積回路を具現するに適しない総体的な連
結が存在する問題点があった。かかる問題は特にメモリ
バンクがメモリ量と復号遅延とを低減するために多数個
に分けられた場合にさらに深刻になる。もし、剰余メモ
リバンクをさらに追加すると、アドレス発生過程が若干
簡単になる。しかしながら、メモリ大きさの増加にも係
わらず、単純なアドレス発生過程を得ることは容易でな
い。
【０００４】
【発明が解決しようとする課題】本発明の目的は前記の
ような従来の問題点を解消するために、総体的な連結が
なくてもメモリアドレス発生方法が簡単で、超大規模集
積回路を具現するに適合なビタビ復号器におけるトレ−
スバック遂行装置を提供するにある。
ような従来の問題点を解消するために、総体的な連結が
なくてもメモリアドレス発生方法が簡単で、超大規模集
積回路を具現するに適合なビタビ復号器におけるトレ−
スバック遂行装置を提供するにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に本発明によるビタビ復号器は、ビットストリ−ムのエ
ラ−を訂正するために前記ビットストリ−ムを入力して
分岐メ−トル値を計算する分岐メ−トル手段と、前記分
岐メ−トル値と対応する現在の経路メ−トル値から新た
な経路メ−トル値を計算する加算比較選択手段と、前記
新たな経路メ−トル値のうち最小経路メ−トル値を計算
し、これを一時貯蔵する最小経路メ−トル手段と、前記
新たな経路メ−トル値及び最小経路メ−トル値とを入力
し生存経路を探索して復号されたビットを探すトレ−ス
バック手段とから構成され、一定の周期ごとに現在の状
態値を発生する最適状態検出手段を含む拘束長がＫであ
り、メモリ動作グル−プの大きさがＬ／２である超大規
模集積化されたビタビデコ−ダ−において、前記トレ−
スバック手段は、前記新たな経路メ−トル値及び最小経
路メ−トル値とを入力して、先に入力したものは後に出
力し、後に入力したものは先に出力するように貯蔵する
第１貯蔵手段と、前記第１貯蔵手段の出力と前記最小経
路メ−トル値とを入力してトレ−スする次の状態の第１
状態を発生する第１トレ−ス論理手段と、前記第１貯蔵
手段の出力を入力して、先に入力したものは先に出力
し、後に入力したものは後に出力するように貯蔵する第
２貯蔵手段と、前記第２貯蔵手段の出力と前記第１状態
とを入力してトレ−スする次の状態の第２状態を発生す
る第２トレ−ス論理手段と、前記第２貯蔵手段の出力を
入力して、先に入力したものは先に出力し、後に入力し
たものは後に出力するように貯蔵する第３貯蔵手段と、
前記第３貯蔵手段の出力と前記第２状態とを入力してト
レ−スする次の状態の第３状態を発生する第３トレ−ス
論理手段と、復号されたビットを探すために前記第３状
態を入力して、先に入力したものは後に出力し、後に入
力したものは先に出力するように貯蔵する第４貯蔵手段
とを備えることを特徴とする。
に本発明によるビタビ復号器は、ビットストリ−ムのエ
ラ−を訂正するために前記ビットストリ−ムを入力して
分岐メ−トル値を計算する分岐メ−トル手段と、前記分
岐メ−トル値と対応する現在の経路メ−トル値から新た
な経路メ−トル値を計算する加算比較選択手段と、前記
新たな経路メ−トル値のうち最小経路メ−トル値を計算
し、これを一時貯蔵する最小経路メ−トル手段と、前記
新たな経路メ−トル値及び最小経路メ−トル値とを入力
し生存経路を探索して復号されたビットを探すトレ−ス
バック手段とから構成され、一定の周期ごとに現在の状
態値を発生する最適状態検出手段を含む拘束長がＫであ
り、メモリ動作グル−プの大きさがＬ／２である超大規
模集積化されたビタビデコ−ダ−において、前記トレ−
スバック手段は、前記新たな経路メ−トル値及び最小経
路メ−トル値とを入力して、先に入力したものは後に出
力し、後に入力したものは先に出力するように貯蔵する
第１貯蔵手段と、前記第１貯蔵手段の出力と前記最小経
路メ−トル値とを入力してトレ−スする次の状態の第１
状態を発生する第１トレ−ス論理手段と、前記第１貯蔵
手段の出力を入力して、先に入力したものは先に出力
し、後に入力したものは後に出力するように貯蔵する第
２貯蔵手段と、前記第２貯蔵手段の出力と前記第１状態
とを入力してトレ−スする次の状態の第２状態を発生す
る第２トレ−ス論理手段と、前記第２貯蔵手段の出力を
入力して、先に入力したものは先に出力し、後に入力し
たものは後に出力するように貯蔵する第３貯蔵手段と、
前記第３貯蔵手段の出力と前記第２状態とを入力してト
レ−スする次の状態の第３状態を発生する第３トレ−ス
論理手段と、復号されたビットを探すために前記第３状
態を入力して、先に入力したものは後に出力し、後に入
力したものは先に出力するように貯蔵する第４貯蔵手段
とを備えることを特徴とする。
【０００６】
【発明の実施の形態】本発明の説明の前にビタビ復号器
で従来の逆追跡部の細部的な構成と動作を次のように詳
細に説明する。図５に示した一般的なビタビ復号器は、
分岐メ−トル部２０２（ＢＵＭ：Branch Metric Uni
t）、加算比較選択部２０４、最小経路メ−トル部２０
６及び逆追跡部２０８よりなる。
で従来の逆追跡部の細部的な構成と動作を次のように詳
細に説明する。図５に示した一般的なビタビ復号器は、
分岐メ−トル部２０２（ＢＵＭ：Branch Metric Uni
t）、加算比較選択部２０４、最小経路メ−トル部２０
６及び逆追跡部２０８よりなる。
【０００７】拘束長がＫの場合、前記構成のビタビ復号
器の動作を図５を参照して次のように詳細に説明する。
分岐メ−トル部２０２は、ディジタル復調器（図示せ
ず）からＰビットにソフト決めされたＰビットの対、Ｊ
1 とＪ2 とを入力して、ＢＭ0(t)、ＢＭ1(t)、ＢＭ
2(t)、ＢＭ3(t)の４類の分岐メ−トルを計算する。
器の動作を図５を参照して次のように詳細に説明する。
分岐メ−トル部２０２は、ディジタル復調器（図示せ
ず）からＰビットにソフト決めされたＰビットの対、Ｊ
1 とＪ2 とを入力して、ＢＭ0(t)、ＢＭ1(t)、ＢＭ
2(t)、ＢＭ3(t)の４類の分岐メ−トルを計算する。
【０００８】分岐メ−トルの計算は下記のように示され
る。符号化したビットの対が００，０１，１０，１１で
ある各場合の分岐メ−トルは次の式（１）〜（４）のと
おりである。したがって、分岐メ−トル間の関係は次の
式（５）、（６）のように与えられる。 ００：ＢＭ0(t)＝（２P −１−Ｊ2 ）＋（２P −１−Ｊ1 ） …（１） ０１：ＢＭ1(t)＝（２P −１−Ｊ2 ）＋Ｊ1 …（２） １０：ＢＭ2(t)＝Ｊ2 ＋（２P −１−Ｊ1 ） …（３） １１：ＢＭ3(t)＝Ｊ2 ＋Ｊ1 …（４） ＢＭ3(t)＝２P+1 −２−ＢＭ0(t) …（５） ＢＭ2(t)＝２P+1 −２−ＢＭ1(t) …（６）
る。符号化したビットの対が００，０１，１０，１１で
ある各場合の分岐メ−トルは次の式（１）〜（４）のと
おりである。したがって、分岐メ−トル間の関係は次の
式（５）、（６）のように与えられる。 ００：ＢＭ0(t)＝（２P −１−Ｊ2 ）＋（２P −１−Ｊ1 ） …（１） ０１：ＢＭ1(t)＝（２P −１−Ｊ2 ）＋Ｊ1 …（２） １０：ＢＭ2(t)＝Ｊ2 ＋（２P −１−Ｊ1 ） …（３） １１：ＢＭ3(t)＝Ｊ2 ＋Ｊ1 …（４） ＢＭ3(t)＝２P+1 −２−ＢＭ0(t) …（５） ＢＭ2(t)＝２P+1 −２−ＢＭ1(t) …（６）
【０００９】分岐メ−トルの計算が完了されると、加算
比較選択部２０４は四つの分岐メ−トルと現在の経路メ
−トルとを用いて新たな経路メ−トルを計算する。ここ
で、経路メ−トルの個数は拘束長または畳み込み符号の
メモリ数（以下、Ｍという）により次の式（７）のよう
に定められる。 経路メ−トルの数＝２k-1 ＝２M …（７）
比較選択部２０４は四つの分岐メ−トルと現在の経路メ
−トルとを用いて新たな経路メ−トルを計算する。ここ
で、経路メ−トルの個数は拘束長または畳み込み符号の
メモリ数（以下、Ｍという）により次の式（７）のよう
に定められる。 経路メ−トルの数＝２k-1 ＝２M …（７）
【００１０】経路メ−トルの計算が完了されると、最小
経路メ−トル部２０６は計算された経路メ−トル値を用
いて最小経路メ−トル値を求める。逆追跡部２０８は加
算比較選択部２０４からの２K-1 ビットのデ−タと最小
経路メ−トル部２０６で求めた最小経路とを貯蔵し、貯
蔵されたデ−タを用いて生存経路を探索して貯蔵し、逆
追跡により復号されたビットを探し出す役割を果たす。
即ち、逆追跡部２０８は主にデ−タをメモリに書き込ん
だり読み出す作用をする。この際、復号器を超大規模集
積回路として具現する際、コストを定めるのは逆追跡部
２０８のメモリである。
経路メ−トル部２０６は計算された経路メ−トル値を用
いて最小経路メ−トル値を求める。逆追跡部２０８は加
算比較選択部２０４からの２K-1 ビットのデ−タと最小
経路メ−トル部２０６で求めた最小経路とを貯蔵し、貯
蔵されたデ−タを用いて生存経路を探索して貯蔵し、逆
追跡により復号されたビットを探し出す役割を果たす。
即ち、逆追跡部２０８は主にデ−タをメモリに書き込ん
だり読み出す作用をする。この際、復号器を超大規模集
積回路として具現する際、コストを定めるのは逆追跡部
２０８のメモリである。
【００１１】本発明は５０Ｍｂｐｓ以上の高速に動作す
るビタビ復号部における逆追跡部２０８のメモリ管理に
関するものであり、本発明を容易に説明するために、次
のように仮定した。 仮定１．ビタビ復号器が一つのクロック周期ごとに一つ
の出力を供給する。 仮定２．一つのクロック周期の間、一つのメモリで一回
の読み出しと一回の書き込みのみが可能である。 仮定３．ラム（ＲＡＭ: Random Access Memory）の入力
帯域幅と出力帯域幅とが同一である。
るビタビ復号部における逆追跡部２０８のメモリ管理に
関するものであり、本発明を容易に説明するために、次
のように仮定した。 仮定１．ビタビ復号器が一つのクロック周期ごとに一つ
の出力を供給する。 仮定２．一つのクロック周期の間、一つのメモリで一回
の読み出しと一回の書き込みのみが可能である。 仮定３．ラム（ＲＡＭ: Random Access Memory）の入力
帯域幅と出力帯域幅とが同一である。
【００１２】図６において、斜線部分はデ−タが貯蔵さ
れている領域を示し、図６に示した各メモリ列４００，
４０２，４０４，４０６，４０８及び４１０の縦軸は時
間Ｔを、横軸は拘束長がＫの場合、２k-1 の状態Ｓを、
そして矢印はメモリにデ−タが貯蔵される方向を示す。
逆追跡過程はメモリ列４００から４１０に進み、メモリ
列４００は一回の書き込み、４０２は一回の逆追跡、４
０４は一回の復号、４０６は一回の書き込み、４０８は
一回の逆追跡、４１０は一回の復号をそれぞれ示す。
れている領域を示し、図６に示した各メモリ列４００，
４０２，４０４，４０６，４０８及び４１０の縦軸は時
間Ｔを、横軸は拘束長がＫの場合、２k-1 の状態Ｓを、
そして矢印はメモリにデ−タが貯蔵される方向を示す。
逆追跡過程はメモリ列４００から４１０に進み、メモリ
列４００は一回の書き込み、４０２は一回の逆追跡、４
０４は一回の復号、４０６は一回の書き込み、４０８は
一回の逆追跡、４１０は一回の復号をそれぞれ示す。
【００１３】前記のような仮定により低速ビタビ復号器
における逆追跡部２０８の逆追跡の遂行過程と方法を、
図６を参照して詳細に説明する。まず、逆追跡の深さＬ
を有する低速ビタビ復号器における逆追跡遂行過程のた
めの基本的な動作は次のとおりである。 動作１（書き込み）：最小経路メ−トル部２０６からデ
−タをメモリに書き込む動作である。 動作２（逆追跡）：メモリから読み出したデ−タと現在
の状態アドレスとから次の状態アドレスを作成する動作
であって、最初の状態アドレスは外部から与えられる。 動作３（復号）：復号された出力結果を供給すること以
外は、逆追跡と同一な動作である。
における逆追跡部２０８の逆追跡の遂行過程と方法を、
図６を参照して詳細に説明する。まず、逆追跡の深さＬ
を有する低速ビタビ復号器における逆追跡遂行過程のた
めの基本的な動作は次のとおりである。 動作１（書き込み）：最小経路メ−トル部２０６からデ
−タをメモリに書き込む動作である。 動作２（逆追跡）：メモリから読み出したデ−タと現在
の状態アドレスとから次の状態アドレスを作成する動作
であって、最初の状態アドレスは外部から与えられる。 動作３（復号）：復号された出力結果を供給すること以
外は、逆追跡と同一な動作である。
【００１４】最小経路メ−トル部２０６から供給された
デ−タを貯蔵するために、書き込み動作が行われたのち
（図６の４００）、Ｌ個の貯蔵されたデ−タと外部から
与えられた状態アドレスとを用いてＬ個の逆追跡を施す
（４０２）。最も古いデ−タを用いて復号し、復号され
た結果を得た（４０４）後、貯蔵されたデ−タはメモリ
で削除される。メモリ列４０６，４０８及び４１０はこ
のような動作の繰り返しを示す。
デ−タを貯蔵するために、書き込み動作が行われたのち
（図６の４００）、Ｌ個の貯蔵されたデ−タと外部から
与えられた状態アドレスとを用いてＬ個の逆追跡を施す
（４０２）。最も古いデ−タを用いて復号し、復号され
た結果を得た（４０４）後、貯蔵されたデ−タはメモリ
で削除される。メモリ列４０６，４０８及び４１０はこ
のような動作の繰り返しを示す。
【００１５】図７において、各列の縦軸は時間Ｔを、横
軸は状態Ｓを、矢印は動作の遂行方向をそれぞれ示し、
各メモリバンクは、Ｌ個のワ−ドを有する多数個のサブ
メモリバンクより構成される（１ワ−ドは２k-1 ビット
よりなる）。
軸は状態Ｓを、矢印は動作の遂行方向をそれぞれ示し、
各メモリバンクは、Ｌ個のワ−ドを有する多数個のサブ
メモリバンクより構成される（１ワ−ドは２k-1 ビット
よりなる）。
【００１６】前述した図７を参照して一般的な高速ビタ
ビ復号器における逆追跡遂行過程を次のように説明す
る。図６に示した低速ビタビ復号器における逆追跡過程
は、一つの出力のために過大なメモリ動作を行うので、
一つのクロックごとに一つの出力を提供することができ
ない。図７に示したように、メモリ動作を低減するため
に高速ビタビ復号器は、Ｌ個の動作グル−プを形成して
逆追跡処理（Ｌ個の逆追跡）を一つのブロックの出力
（Ｌ個の出力）に対して一回ずつ行う。図７に示したメ
モリ列６００で、先ずＬ個の書き込みをし（６０８）、
Ｌ個の逆追跡をした後（６１０）、Ｌ個の復号を行う
（６１２）。このようになると、Ｌ個の出力に対してＬ
個の書き込み、Ｌ個の逆追跡及びＬ個の復号を行うこと
により、平均的に一つの出力に対して１個の書き込み、
１個の逆追跡及び１個の復号を行うようになる。参照符
号６０２及び６０４は後に続くクロックのうち、一つの
クロック当たり一つの出力を提供するために書き込み、
逆追跡及び復号が同時に行われることを示す。
ビ復号器における逆追跡遂行過程を次のように説明す
る。図６に示した低速ビタビ復号器における逆追跡過程
は、一つの出力のために過大なメモリ動作を行うので、
一つのクロックごとに一つの出力を提供することができ
ない。図７に示したように、メモリ動作を低減するため
に高速ビタビ復号器は、Ｌ個の動作グル−プを形成して
逆追跡処理（Ｌ個の逆追跡）を一つのブロックの出力
（Ｌ個の出力）に対して一回ずつ行う。図７に示したメ
モリ列６００で、先ずＬ個の書き込みをし（６０８）、
Ｌ個の逆追跡をした後（６１０）、Ｌ個の復号を行う
（６１２）。このようになると、Ｌ個の出力に対してＬ
個の書き込み、Ｌ個の逆追跡及びＬ個の復号を行うこと
により、平均的に一つの出力に対して１個の書き込み、
１個の逆追跡及び１個の復号を行うようになる。参照符
号６０２及び６０４は後に続くクロックのうち、一つの
クロック当たり一つの出力を提供するために書き込み、
逆追跡及び復号が同時に行われることを示す。
【００１７】図８を参照してメモリバンクの大きさを減
らす場合、メモリ要求と復号遅延を次のように説明す
る。図７に示された逆追跡の遂行過程は、書き込みと復
号とが同一メモリバンクを共有できるので、３個のメモ
リバンクをもって具現することができる。メモリの大き
さはＬＩＦＯバッファ−を無視するとき３Ｌワ−ドであ
り、復号遅延の大きさは後入力先出力バッファ−を含ん
で４Ｌである。メモリと復号遅延の大きさは、メモリ動
作グル−プを小さくすることにより減らすことができ
る。メモリ動作グル−プを小さくすると、メモリ動作数
は増えるが、これは、メモリバンクの数は大とし、大き
さは小として並列を増加させることにより、同じ速度を
保つようになる。メモリバンクの大きさが小さくなる場
合、２個の逆追跡指示器（逆追跡によるメモリアクセス
時、アクセスするメモリのアドレスを指示する場所）が
必要であり、並列は増え、増えたメモリ動作を補償す
る。
らす場合、メモリ要求と復号遅延を次のように説明す
る。図７に示された逆追跡の遂行過程は、書き込みと復
号とが同一メモリバンクを共有できるので、３個のメモ
リバンクをもって具現することができる。メモリの大き
さはＬＩＦＯバッファ−を無視するとき３Ｌワ−ドであ
り、復号遅延の大きさは後入力先出力バッファ−を含ん
で４Ｌである。メモリと復号遅延の大きさは、メモリ動
作グル−プを小さくすることにより減らすことができ
る。メモリ動作グル−プを小さくすると、メモリ動作数
は増えるが、これは、メモリバンクの数は大とし、大き
さは小として並列を増加させることにより、同じ速度を
保つようになる。メモリバンクの大きさが小さくなる場
合、２個の逆追跡指示器（逆追跡によるメモリアクセス
時、アクセスするメモリのアドレスを指示する場所）が
必要であり、並列は増え、増えたメモリ動作を補償す
る。
【００１８】メモリ要求は５Ｌ／２であり、復号遅延は
３Ｌである。メモリバンクの大きさがＬ／ｎの場合、メ
モリ要求は（２ｎ＋１）Ｌ／ｎで、復号遅延は２（ｎ＋
１）Ｌ／ｎである。ｎの増加により、メモリ要求と復号
遅延は減るが、メモリの微細分化により、ハ−ドウエア
の具現時、間接コストが増える。
３Ｌである。メモリバンクの大きさがＬ／ｎの場合、メ
モリ要求は（２ｎ＋１）Ｌ／ｎで、復号遅延は２（ｎ＋
１）Ｌ／ｎである。ｎの増加により、メモリ要求と復号
遅延は減るが、メモリの微細分化により、ハ−ドウエア
の具現時、間接コストが増える。
【００１９】図９に示した従来の逆追跡部２０８は、メ
モリバンク０（１０００）、メモリバンク１（１００
２）、メモリバンク２（１００４）、メモリバンク３
（１００６）、メモリバンク４（１００８）、逆追跡論
理１（１０１０）、逆追跡論理２（１０１２）、逆追跡
論理３（１０１４）及び後入力先出力（ＬＩＦＯ，１０
１６）とより構成される。
モリバンク０（１０００）、メモリバンク１（１００
２）、メモリバンク２（１００４）、メモリバンク３
（１００６）、メモリバンク４（１００８）、逆追跡論
理１（１０１０）、逆追跡論理２（１０１２）、逆追跡
論理３（１０１４）及び後入力先出力（ＬＩＦＯ，１０
１６）とより構成される。
【００２０】図１０において、縦軸は時間Ｔを、横軸は
状態Ｓを示し、各列は５個のメモリバンクより構成さ
れ、Ｄ＆Ｗは復号及び書き込みを示し、ＴＢは逆追跡動
作を示す。前述した図９及び図１０を参照して、逆追跡
遂行を遂行する低速、高速及び変換された高速ビタビ復
号器を超大規模集積回路として具現するときの問題点を
次のように説明する。
状態Ｓを示し、各列は５個のメモリバンクより構成さ
れ、Ｄ＆Ｗは復号及び書き込みを示し、ＴＢは逆追跡動
作を示す。前述した図９及び図１０を参照して、逆追跡
遂行を遂行する低速、高速及び変換された高速ビタビ復
号器を超大規模集積回路として具現するときの問題点を
次のように説明する。
【００２１】図５に示した加算比較選択部２０４から２
K-1 ビットの情報が、図９に示した入力端子ＩＮ１を通
して全てのメモリバンクに順に入力されるべきなので、
バスが全てのメモリバンクを連結しなければならいな
い。Ｋ＝７の場合、６４ビットバスがチップの多数個所
と連結される問題がある。逆追跡論理１（１０１０）及
び逆追跡論理２（１０１２）は逆追跡を遂行する論理で
あり、逆追跡論理３（１０１４）は復号するための論理
である。後入力先出力（１０１６）が逆追跡論理３（１
０１４）出力の手順を返して直した後、復号された情報
ビットが出力端（ＯＵＴ）を通して出力される。
K-1 ビットの情報が、図９に示した入力端子ＩＮ１を通
して全てのメモリバンクに順に入力されるべきなので、
バスが全てのメモリバンクを連結しなければならいな
い。Ｋ＝７の場合、６４ビットバスがチップの多数個所
と連結される問題がある。逆追跡論理１（１０１０）及
び逆追跡論理２（１０１２）は逆追跡を遂行する論理で
あり、逆追跡論理３（１０１４）は復号するための論理
である。後入力先出力（１０１６）が逆追跡論理３（１
０１４）出力の手順を返して直した後、復号された情報
ビットが出力端（ＯＵＴ）を通して出力される。
【００２２】図９に示された５個のメモリバンクからデ
−タを読み出したり書き込むためにメモリバンクを指定
すべきである。これらメモリバンクを指定する方法を、
図１０を参照して次のように説明する。図１０の各列１
２００，１２０２，１２０４，１２０６，１２０８，１
２１０，１２１２，１２１４，１２１６及び１２１８
は、五つのメモリバンクでアドレスが如何に変わるかを
示す。
−タを読み出したり書き込むためにメモリバンクを指定
すべきである。これらメモリバンクを指定する方法を、
図１０を参照して次のように説明する。図１０の各列１
２００，１２０２，１２０４，１２０６，１２０８，１
２１０，１２１２，１２１４，１２１６及び１２１８
は、五つのメモリバンクでアドレスが如何に変わるかを
示す。
【００２３】第１列１２００の場合、一番目のメモリバ
ンク１２２０で復号と書き込みが左側から右側に行われ
る。三番目１２２２と五番目１２２４のメモリバンクに
は逆追跡が左側から右側に行われる。しかしながら、二
番目と四番目のメモリバンクでは何の変化も生じない。
第１列１２００を実行するには、Ｌ／２ほどのクロック
時間が必要である。
ンク１２２０で復号と書き込みが左側から右側に行われ
る。三番目１２２２と五番目１２２４のメモリバンクに
は逆追跡が左側から右側に行われる。しかしながら、二
番目と四番目のメモリバンクでは何の変化も生じない。
第１列１２００を実行するには、Ｌ／２ほどのクロック
時間が必要である。
【００２４】第２列１２０２は次のＬ／２クロックの間
のアドレス変換を示す。この場合、一番目のメモリバン
ク１２２６では逆追跡が右側から左側に行われる。即
ち、アドレスが一つのクロックごとに一つずつ減る。二
番目のメモリバンク１２２８では復号と書き込みが、四
番目のメモリバンク１２３０では逆追跡が、三番目と五
番目のメモリバンクでは動作が停止する。このように、
アドレスを発生させる周期は５Ｌであり、図１０は一周
期間のアドレス発生を示す。各メモリバンクは時間に応
じて相異なる動作をすべきであり、このようなメモリア
ドレスを発生させることは簡単でない。これと共に、図
９の後入力先出力のためにアドレスも発生させるべきで
ある。
のアドレス変換を示す。この場合、一番目のメモリバン
ク１２２６では逆追跡が右側から左側に行われる。即
ち、アドレスが一つのクロックごとに一つずつ減る。二
番目のメモリバンク１２２８では復号と書き込みが、四
番目のメモリバンク１２３０では逆追跡が、三番目と五
番目のメモリバンクでは動作が停止する。このように、
アドレスを発生させる周期は５Ｌであり、図１０は一周
期間のアドレス発生を示す。各メモリバンクは時間に応
じて相異なる動作をすべきであり、このようなメモリア
ドレスを発生させることは簡単でない。これと共に、図
９の後入力先出力のためにアドレスも発生させるべきで
ある。
【００２５】メモリアドレスの発生過程が複雑で総体的
な連結が存在する理由は、各メモリバンクの役割が変わ
るからである。したがって、本発明による逆追跡遂行装
置は、メモリバンクの役割が固定されている点、デ−タ
がメモリバンクに応じて移動するという点から既存の逆
追跡遂行装置とは違いがある。
な連結が存在する理由は、各メモリバンクの役割が変わ
るからである。したがって、本発明による逆追跡遂行装
置は、メモリバンクの役割が固定されている点、デ−タ
がメモリバンクに応じて移動するという点から既存の逆
追跡遂行装置とは違いがある。
【００２６】いままで、従来の逆追跡部の動作を説明し
たが、これから本発明によるビタビ復号器の逆追跡部の
構成と動作を図面を参照して次のように詳細に説明す
る。図１に示された本発明による逆追跡部は、後入力先
出力（ＬＩＦＯ）１（１４００）、トレ−ス論理１（１
４０２）、先入力先出力（ＦＩＦＯ）１４０４、トレ−
ス論理２（１４０６）及び後入力先出力（ＬＩＦＯ）２
（１４０８）よりなる。
たが、これから本発明によるビタビ復号器の逆追跡部の
構成と動作を図面を参照して次のように詳細に説明す
る。図１に示された本発明による逆追跡部は、後入力先
出力（ＬＩＦＯ）１（１４００）、トレ−ス論理１（１
４０２）、先入力先出力（ＦＩＦＯ）１４０４、トレ−
ス論理２（１４０６）及び後入力先出力（ＬＩＦＯ）２
（１４０８）よりなる。
【００２７】図２に示した本発明による逆追跡部は、第
１貯蔵部１６００、第１トレ−ス論理部１６０２、第２
貯蔵部１６０４、第２トレ−ス論理部１６０６、第３貯
蔵部１６０８、第３トレ−ス論理部１６１０及び第４貯
蔵部１６１２とから構成される。
１貯蔵部１６００、第１トレ−ス論理部１６０２、第２
貯蔵部１６０４、第２トレ−ス論理部１６０６、第３貯
蔵部１６０８、第３トレ−ス論理部１６１０及び第４貯
蔵部１６１２とから構成される。
【００２８】図１および図２において、先入力先出力と
後入力先出力はデュアルポ−トラムを使用することを仮
定し、この場合に仮定したように一つのクロックで一回
の読み出しと一回の書き込みとを同時にすることが可能
である。まず、メモリ動作グル−プの大きさがＬの場
合、前記構成を通した逆追跡部の動作をみると、図１を
参照して次のように説明する。
後入力先出力はデュアルポ−トラムを使用することを仮
定し、この場合に仮定したように一つのクロックで一回
の読み出しと一回の書き込みとを同時にすることが可能
である。まず、メモリ動作グル−プの大きさがＬの場
合、前記構成を通した逆追跡部の動作をみると、図１を
参照して次のように説明する。
【００２９】図５に示した加算比較選択部２０４から発
生されたデ−タは、図１に示した後入力先出力１（１４
００）にＩＮ１を通して入力されて順序が返された後、
先入力先出力１４０４とトレ−ス論理１（１４０２）と
に出力される。トレ−ス論理１（１４０２）はＩＮ２か
ら現在の状態及び後入力先出力１（１４００）の出力を
入力して逆追跡動作を遂行した後、第１状態を発生す
る。先入力先出力１４０４は後入力先出力１（１４０
０）の出力を入力して復号した後、その出力をトレ−ス
論理２（１４０６）に提供する。トレ−ス論理２（１４
０６）は先入力先出力１４０４の出力とトレ−ス論理１
（１４０２）の出力とを入力して第２状態を出力し、後
入力先出力２（１４０８）は第２状態を入力して一つの
バス線を通してエラ−の訂正された情報ビットを発生す
る。
生されたデ−タは、図１に示した後入力先出力１（１４
００）にＩＮ１を通して入力されて順序が返された後、
先入力先出力１４０４とトレ−ス論理１（１４０２）と
に出力される。トレ−ス論理１（１４０２）はＩＮ２か
ら現在の状態及び後入力先出力１（１４００）の出力を
入力して逆追跡動作を遂行した後、第１状態を発生す
る。先入力先出力１４０４は後入力先出力１（１４０
０）の出力を入力して復号した後、その出力をトレ−ス
論理２（１４０６）に提供する。トレ−ス論理２（１４
０６）は先入力先出力１４０４の出力とトレ−ス論理１
（１４０２）の出力とを入力して第２状態を出力し、後
入力先出力２（１４０８）は第２状態を入力して一つの
バス線を通してエラ−の訂正された情報ビットを発生す
る。
【００３０】メモリ動作グル−プの大きさがＬ／２であ
り、拘束長がＫの場合、加算比較選択部２０４から伝送
された２k-1 ビット情報は入力端子ＩＮ１を通して第１
貯蔵部１６００に貯蔵される。後入力先出力ＬＩＦＯ動
作を行うメモリとして具現できる第１貯蔵部１６００に
より手順が返された情報は、次の先入力後出力ＦＩＦＯ
動作を行うメモリとして具現できる第２貯蔵部１６０４
に伝送されると共に、第１トレ−ス論理部１６０２に入
力される。第１トレ−ス論理部１６０２は、一定の周期
ごとに最上状態検出部（ＢＳＢＤ：Best State Detecti
on Unit)からＩＮ２を通して入力された現在の状態値と
第１貯蔵部１６００から提供されたデ−タとを用いて次
の状態を計算する作用をする。
り、拘束長がＫの場合、加算比較選択部２０４から伝送
された２k-1 ビット情報は入力端子ＩＮ１を通して第１
貯蔵部１６００に貯蔵される。後入力先出力ＬＩＦＯ動
作を行うメモリとして具現できる第１貯蔵部１６００に
より手順が返された情報は、次の先入力後出力ＦＩＦＯ
動作を行うメモリとして具現できる第２貯蔵部１６０４
に伝送されると共に、第１トレ−ス論理部１６０２に入
力される。第１トレ−ス論理部１６０２は、一定の周期
ごとに最上状態検出部（ＢＳＢＤ：Best State Detecti
on Unit)からＩＮ２を通して入力された現在の状態値と
第１貯蔵部１６００から提供されたデ−タとを用いて次
の状態を計算する作用をする。
【００３１】ここで、第１及び第２トレ−ス論理部１６
０２，１６０６の入力と出力及び第３トレ−ス論理部１
６１０の入力はそれぞれＫ−１ビットである。第２貯蔵
部１６０４の出力は先入力先出力動作を行うメモリとし
て具現できる第３貯蔵部１６０８に伝送され、これと共
に、第２トレ−ス論理部１６０６は逆追跡動作を行うよ
うになる。第３トレ−ス論理部１６１０は、第３貯蔵部
１６０８と第２トレ−ス論理部１６０６の出力とを入力
して第３状態を出力する。
０２，１６０６の入力と出力及び第３トレ−ス論理部１
６１０の入力はそれぞれＫ−１ビットである。第２貯蔵
部１６０４の出力は先入力先出力動作を行うメモリとし
て具現できる第３貯蔵部１６０８に伝送され、これと共
に、第２トレ−ス論理部１６０６は逆追跡動作を行うよ
うになる。第３トレ−ス論理部１６１０は、第３貯蔵部
１６０８と第２トレ−ス論理部１６０６の出力とを入力
して第３状態を出力する。
【００３２】第３トレ−ス論理部１６１０の出力を入力
して後入力先出力ＬＩＦＯ動作を行うメモリとして具現
できる第４貯蔵部１６１２は、入力したビットの手順を
直して復号を完成するようになる。第４貯蔵部１６１２
はＬ／２＋１個の１ビット情報を有するラムより構成さ
れる。図３及び図４に示したように、先入力先出力及び
後入力先出力のアドレス発生は非常に簡単である。先入
力先出力の場合、ただし計数器の値がモジュロ概念（最
大数字の次は０）を有しながら増えつつあるとよい。
して後入力先出力ＬＩＦＯ動作を行うメモリとして具現
できる第４貯蔵部１６１２は、入力したビットの手順を
直して復号を完成するようになる。第４貯蔵部１６１２
はＬ／２＋１個の１ビット情報を有するラムより構成さ
れる。図３及び図４に示したように、先入力先出力及び
後入力先出力のアドレス発生は非常に簡単である。先入
力先出力の場合、ただし計数器の値がモジュロ概念（最
大数字の次は０）を有しながら増えつつあるとよい。
【００３３】
【発明の効果】本発明による逆追跡部は従来の逆追跡部
のような量のメモリを使用して同様トレ−ス論理を必要
とするが、メモリのためのアドレス発生が簡単であり、
全体の相互連結がないので、全体的にチップの面積を縮
めて超大規模集積回路でビタビ復号器を具現するとき、
低コストかつ具現も容易にすることができる。
のような量のメモリを使用して同様トレ−ス論理を必要
とするが、メモリのためのアドレス発生が簡単であり、
全体の相互連結がないので、全体的にチップの面積を縮
めて超大規模集積回路でビタビ復号器を具現するとき、
低コストかつ具現も容易にすることができる。
【図１】メモリ動作グル−プの大きさがＬの場合の本発
明による逆追跡部の細部的なブロック図である。
明による逆追跡部の細部的なブロック図である。
【図２】メモリ動作グル−プの大きさがＬ／２の場合の
本発明による逆追跡部の細部的なブロック図である。
本発明による逆追跡部の細部的なブロック図である。
【図３】クロックの位相が二つの場合の後入力先出力及
び先入力先出力のアドレス発生を説明するための図面で
ある。
び先入力先出力のアドレス発生を説明するための図面で
ある。
【図４】クロックの位相が一つの場合の後入力先出力及
び先入力先出力のアドレス発生を説明するための図面で
ある。
び先入力先出力のアドレス発生を説明するための図面で
ある。
【図５】一般的なビタビ復号器のメインブロック図であ
る。
る。
【図６】図５に示されたビタビ復号器で低速に遂行する
逆追跡遂行過程を説明するための貯蔵動作の進行を示
す。
逆追跡遂行過程を説明するための貯蔵動作の進行を示
す。
【図７】図５に示されたビタビ復号器で高速に遂行する
逆追跡遂行過程を説明するための貯蔵動作の進行を示
す。
逆追跡遂行過程を説明するための貯蔵動作の進行を示
す。
【図８】図７に示された高速ビタビ復号器のメモリ動作
グル−プとメモリバンクの大きさとを半分に縮めたとき
（Ｌ／２）の逆追跡遂行過程を説明するための貯蔵動作
の進行を示す図面である。
グル−プとメモリバンクの大きさとを半分に縮めたとき
（Ｌ／２）の逆追跡遂行過程を説明するための貯蔵動作
の進行を示す図面である。
【図９】図８に示された逆追跡を遂行する逆追跡部の細
部的なブロック図である。
部的なブロック図である。
【図１０】図９に示されたメモリバンクのアドレスを指
定する方法を説明するための図面である。
定する方法を説明するための図面である。
２０２…分岐メ−トル部、 ２０４…加算比較選択部、
２０６…最小経路メ−トル部、 ２０８…逆追跡部、１
４００…後入力先出力（ＬＩＦＯ）１、 １４０２…ト
レ−ス論理１、１４０４…先入力先出力（ＦＩＦＯ）、
１４０６…トレ−ス論理２、１４０８…後入力先出力
（ＬＩＦＯ）２、 １６００…第１貯蔵部、１６０２…
第１トレ−ス論理部、 １６０４…第２貯蔵部、１６０
６…第２トレ−ス論理部、 １６０８…第３貯蔵部、１
６１０…第３トレ−ス論理部、 １６１２…第４貯蔵部
２０６…最小経路メ−トル部、 ２０８…逆追跡部、１
４００…後入力先出力（ＬＩＦＯ）１、 １４０２…ト
レ−ス論理１、１４０４…先入力先出力（ＦＩＦＯ）、
１４０６…トレ−ス論理２、１４０８…後入力先出力
（ＬＩＦＯ）２、 １６００…第１貯蔵部、１６０２…
第１トレ−ス論理部、 １６０４…第２貯蔵部、１６０
６…第２トレ−ス論理部、 １６０８…第３貯蔵部、１
６１０…第３トレ−ス論理部、 １６１２…第４貯蔵部
Claims (2)
- 【請求項１】 ビットストリ−ムのエラ−を訂正するた
めに、前記ビットストリ−ムを入力して分岐メ−トル値
を計算する分岐メ−トル手段と、前記分岐メ−トル値と
対応する現在の経路メ−トル値から新たな経路メ−トル
値を計算する加算比較選択手段と、前記新たな経路メ−
トル値のうち最小経路メ−トル値を計算し、これを一時
貯蔵する最小経路メ−トル手段と、前記新たな経路メ−
トル値及び最小経路メ−トル値とを入力し生存経路を探
索して復号されたビットを探すトレ−スバック手段とか
ら構成され、一定の周期ごとに現在の状態値を発生する
最適状態検出手段を含む拘束長がＫであり、メモリ動作
グル−プの大きさがＬである超大規模集積化したビタビ
デコ−ダ−において、 前記トレ−スバック手段は、 前記新たな経路メ−トル値及び最小経路メ−トル値とを
入力して、先に入力したものは後に出力し、後に入力し
たものは先に出力するように貯蔵する第１貯蔵手段と、 前記第１貯蔵手段の出力と前記最小経路メ−トル値とを
入力してトレ−スする次の状態の第１状態を発生する第
１トレ−ス論理手段と、 前記第１貯蔵手段の出力を入力し、先に入力したものは
先に出力し、後に入力したものは後に出力するように貯
蔵する第２貯蔵手段と、 前記第２貯蔵手段の出力と前記第１状態とを入力してト
レ−スする次の状態の第２状態を発生する第２トレ−ス
論理手段と、 復号されたビットを探すために前記第２状態を入力し
て、先に入力したものは後に出力し、後に入力したもの
は先に出力するように貯蔵する第３貯蔵手段とを備える
ことを特徴とするビタビ復号器におけるトレ−スバック
遂行装置。 - 【請求項２】 ビットストリ−ムのエラ−を訂正するた
めに、前記ビットストリ−ムを入力して分岐メ−トル値
を計算する分岐メ−トル手段と、前記分岐メ−トル値と
対応する現在の経路メ−トル値から新たな経路メ−トル
値を計算する加算比較選択手段と、前記新たな経路メ−
トル値のうち最小経路メ−トル値を計算し、これを一時
貯蔵する最小経路メ−トル手段と、前記新たな経路メ−
トル値および最小経路メ−トル値とを入力し生存経路を
探索して復号されたビットを探すトレ−スバック手段と
から構成され、一定の周期ごとに現在の状態値を発生す
る最適状態検出手段を含む拘束長がＫであり、メモリ動
作グル−プの大きさがＬ／２の超大規模集積化されたビ
タビデコ−ダ−において、 前記トレ−スバック手段は、 前記新たな経路メ−トル値及び最小経路メ−トル値とを
入力して、先に入力したものは後に出力し、後に入力し
たものは先に出力するように貯蔵する第１貯蔵手段と、 前記第１貯蔵手段の出力と前記最小経路メ−トル値とを
入力してトレ−スする次の状態の第１状態を発生する第
１トレ−ス論理手段と、 前記第１貯蔵手段の出力を入力して、先に入力したもの
は先に出力し、後に入力したものは後に出力するように
貯蔵する第２貯蔵手段と、 前記第２貯蔵手段の出力と前記第１状態とを入力してト
レ−スする次の状態の第２状態を発生する第２トレ−ス
論理手段と、 前記第２貯蔵手段の出力を入力して、先に入力したもの
は先に出力し、後に入力したものは後に出力するように
貯蔵する第３貯蔵手段と、 前記第３貯蔵手段の出力と前記第２状態とを入力してト
レ−スする次の状態の第３状態を発生する第３トレ−ス
論理手段と、 復号されたビットを探すために前記第３状態を入力し
て、先に入力したものは後に出力し、後に入力したもの
は先に出力するように貯蔵する第４貯蔵手段とを備える
ことを特徴とするビタビ復号器におけるトレ−スバック
遂行装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199429806 | 1994-11-14 | ||
| KR1019940029806A KR0135796B1 (ko) | 1994-11-14 | 1994-11-14 | 비터비복호기에서 트레이스백 수행장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08251038A true JPH08251038A (ja) | 1996-09-27 |
| JP3293731B2 JP3293731B2 (ja) | 2002-06-17 |
Family
ID=19397847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29582795A Expired - Fee Related JP3293731B2 (ja) | 1994-11-14 | 1995-11-14 | ビタビ復号器におけるトレースバック遂行装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5712880A (ja) |
| JP (1) | JP3293731B2 (ja) |
| KR (1) | KR0135796B1 (ja) |
| DE (1) | DE19542131B4 (ja) |
| SG (1) | SG50369A1 (ja) |
| TW (1) | TW278287B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6041433A (en) * | 1996-01-08 | 2000-03-21 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder and viterbi decoding method |
| US6263473B1 (en) | 1997-04-07 | 2001-07-17 | Matsushita Electric Industrial Co., Ltd. | Viterbi decoder and Viterbi decoding method |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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