KR960016687A - 데이터 처리 시스템 - Google Patents

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KR960016687A
KR960016687A KR1019950025086A KR19950025086A KR960016687A KR 960016687 A KR960016687 A KR 960016687A KR 1019950025086 A KR1019950025086 A KR 1019950025086A KR 19950025086 A KR19950025086 A KR 19950025086A KR 960016687 A KR960016687 A KR 960016687A
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도시히꼬 오구라
히로아끼 아오쓰
고오이찌 기무라
히로미찌 에노모드
다다시 교오다
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미다 가쓰시게
가부시기가이샤 히다찌세이사꾸쇼
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Abstract

본 발명은 다기능 1칩메모리디바이스를 가지는 시스템에 관한 것이며, 데이터처리장치(10,10′)와, 복수의 1칩메모리디바이스(9,9′,9″,9″′)를 구비한 시스템으로서, 상기 복수의 1칩메모리디바이스(9,9′,9″,9″′)의 각각은, 어드레스신호가 외부로부터 공급되는 단자(A23~A1)와, 복수의 기억위치가 할당되고, 외부로부터의 상기 어드레스신호에 응답하여 이복수의 기억위치의 독출 또는 기입이 행해지는 기억소자(2)와, 상기 기억소자(2)의 상기 어드레스신호에 의하여 지정되는 기억위치에 대하여 데이터의 독출 또는 기입을 복수의 상이한 동작모드의 임의의 하나의 동작모드의 동작으로 행하는 액세스부(1)를 구비하여 이루어지는 메모리디바이스(9,9′,9″,9″′)이며, 상기 기억소자에 대하여 데이터의 독출 또는 기입을 행하는 하나의 액세스기간의 전의 동작모드설정기간에 상기 어드레스신호가 공급되는 상기 단자를 경유하여 외부로부터 공급되는 동작모드신호에 따라서 상기 하나의 동작모드에서의 동작을 지시하는 지시신호를 유지하는 유지수단(3)을 더 구비하여 이루어지고, 상기 액세스부(1)는 상기 동작모드설정기간에 있어서는 상기 어드레스신호의 지정에 의한 상기 기억위치의 데이터독출 또는 기입의 어느 실행도 금지되고, 상기 액세스기간에 있어서는 상기 유지수단(3)에 의하여 유지된 상기 신호에 따라서, 상기 기억소자에 대하여 데이터의 독출 또는 기입을 행하는 1칩메모리디바이스(9,9′,9″,9′″)이며, 상기 데이터처리장치(10)는, 상기 복수의 1칩메모리디바이스의 각각에 접속되어 있고, 상기 복수의 1칩메모리디바이스의 각각의 상기 단자(A4~A1)를 경유하여 상기 복수의 1칩메모리디바이스의 공통의 복수 비트의 동작지시신호를 일괄하여 공급함으로써, 복수의 다기능 1칩메모리디바이스에 대하여 동일한 동작신호를 일괄하여 설정할 수 있으므로, 동작모드설정을 위한 시간을 대폭으로 단축할 수 있다.

Description

데이터 처리 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예의 기억회로를 나타낸 블록도.

Claims (1)

  1. 데이터처리장치(10,10′)와, 복수의 1칩메모리디바이스(9,9′,9″,9′″)를 구비한 시스템으로서, 상기 복수의 1칩메모리디바이스(9,9′,9″,9″′)의 각각은, 어드레스신호가 외부로부터 공급되는 단자(A23~A1)와, 복수의 기억위치가 할당되고, 외부로부터의 상기 어드레스신호에 응답하여 이 복수의 기억위치의 독출 또는 기입이 행해지는 기억소자(2)와, 상기 기억소자(2)의 상기 어드레스신호에 의하여 지정되는 기억위치에 대하여 데이터의 독출 또는 기입을 복수의 상이한 동작모드의 임의의 하나의 동작모드의 동작으로 행하는 액세스부(1)를 구비하여 이루어지는 메모리디바이스(9,9′,9″,9″′)이며, 상기 기억소자에 대하여 데이터의 독출 또는 기입을 행하는 하나의 액세스기간 전의 동작모드설정기간에 상기 어드레스신호가 공급되는 상기 단자를 경유하여 외부로부터 공급되는 동작모드신호에 따라서 상기 하나의 동작모드에서의 동작을 지시하는 지시신호를 유지하는 유지수단(3)을 더 구비하여 이루어지고, 상기 액세스부(1)는 상기 동작모드설정기간에 있어서는 상기 어드레스신호의 지정에 의한 상기 기억위치의 데이터독출 또는 기입의 어느 실행도 금지되고, 상기 액세스기간에 있어서는 상기 유지수단(3)에 의하여 유지된 상기 신호에 따라서, 상기 기억소자에 대하여 데이터의 독출 또는 기입을 행하는 1칩메모리디바이스(9,9′,9″,9″′)이며, 상기 데이터처리장치(10)는, 상기 복수의 1칩메모리디바이스의 각각에 접속되어 있고, 상기 복수의 1칩메모리디바이스의 각각의 상기 단자(A4~A1)를 경유하여 상기 복수의 1칩메모리디바이스의 공통의 복수 비트의 동작지시신호를 일괄하여 공급하는 것을 특징으로 하는 다기능 1칩메모리디바이스를 가지는 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950025086A 1985-05-20 1995-08-16 데이터처리시스템 KR960006278B1 (ko)

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JP60105844A JPH0697394B2 (ja) 1985-05-20 1985-05-20 記憶回路
JP85-105845 1985-05-20
JP85-105844 1985-05-20
JP60105845A JP2735173B2 (ja) 1985-05-20 1985-05-20 ワンチップメモリデバイス
KR1019860003912A KR950014553B1 (ko) 1985-05-20 1986-05-20 논리기능을 가진 기억회로

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KR960006278B1 KR960006278B1 (ko) 1996-05-13
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KR1019950025089A KR960006281B1 (ko) 1985-05-20 1995-08-16 I칩화상처리용 디바이스
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