KR960015247A - 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙 장치 및 방법 - Google Patents

멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙 장치 및 방법 Download PDF

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Abstract

본 발명은 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙 장치 및 방법에 관한 것으로, 종래 단일 메모리 제어부로 구성되어 응답속도가 저하되고, 입력큐를 뱅크단위로 독립하여 설계하였을 경우의 데이타 증가로 인해 고가의 칩을 사용해야 하고, 입력버퍼를 뒷단에 레지스터를 두어 별개로 설계하였을 경우에 연속된 동일 뱅크 사용시 데이타 서비스 속도가 낮은 문제점을 해결하기 위해 각 뱅크에 해당하는 입력버퍼 및 출력버퍼와, 이 해당 뱅크의 입출력버퍼를 각각 제어하는 메모리 제어부를 부가한 본 발명의 장치를 구성하여 입력큐를 뱅크수에 상응하게 설계하는 방법과 입력큐를 공유하는 방법을 수행함으로써 전체적으로 시스템의 성능을 향상시킬 수 있다.

Description

멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙 장치 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 메모리 보드의 데이타 경로를 위한 블록 구성도,
제6도는 본 발명의 인터리빙 관련 어드레스 경로를 위한 블록 구성도.

Claims (6)

  1. 시스템 버스(4)에 연결된 알피(RP) 스탠다드 인터페이스(17)에서의 입출력신호에 따라 입력큐(18)에 임시로 저장된 해당 어드레스 및 데이타를 제1 및 제2뱅크(23,24)에 저장하기 위해 상기 제1 및 제2뱅크(23,24) 사용중인 경우나 또는 상기 시스템 버스(4) 사용중인 경우에 상기 제1 및 제2뱅크(23,24) 각각에 상응한 데이타 경로가 되는 제1 및 제2입력버퍼(21a,21b)와, 상기 제1 및 제2뱅크(23,24)에서 판독한 해당 어드레스 및 데이타를 출력큐(19)를 통해 상기 알피 스탠다드 인터페이스(17)로 출력하기 위해 각각의 임시저장용 데이타 경로가 되는 제1 및 제2출력버퍼(22a,22b)와, 상기 제1뱅크(23)에서 입출력되는 해당 어드레스 및 데이타에 상응한 경로인 제1입력버퍼(21a) 또는 제1출력버퍼(22a)를 선택적으로 제어하는 제1메모리 제어부(20a)와, 상기 제2뱅크(24)에서 입출력되는 해당 어드레서 및 데이타에 상응하게 상기 제2입력버퍼(21b) 또는 제2출력버퍼(22b)를 선택적으로 제어하는 제1메모리 제어부(20b)로 구성된 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙 장치.
  2. 제1항에 있어서, 상기 제1메모리 제어부(20a)는 어느 한 어드레스 라인(A＜3＞)으로 상기 제1뱅크(23)를 선택하는 것을 특징으로 하는 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙장치.
  3. 제1항에 있어서, 상기 제2메모리 제어부(20b)는 어느 한 어드레스 라인(A＜3＞)으로 상기 제2뱅크(24)를 선택하는 것을 특징으로 하는 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙장치.
  4. 제1항에 있어서, 상기 제1 및 제2메모리 제어부(20a,20b)는 어느 한 순간에 상기 제1 및 제2뱅크(23,24)를 동시에 접근하기 위해 독립적으로 구성된 것을 특징으로 하는 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙장치.
  5. 입력큐(18)를 뱅크수에 상응하게 설계한 경우에 시스템 버스(4)로부터 어드레스를 래치하는 단계(S1)와, 상기 어드레스가 자기 메모리 보드에 적합한 것인지를 디코딩하여 판단하는 보드선택단계(S2)와, 상기 보드선택단계(S2)에 의해 자기 메모리 보드에 유효한 정보일 경우 일측뱅크와 타측뱅크중 어느 뱅크가 선택되었는가를 판단하는 뱅크선택판단단계(S3)와, 상기 뱅크선택판단단계(S3)에 의해 일측뱅크가 선택되었을 경우 해당 뱅크의 입력큐에 해당 어드레스 및 데이타를 로우딩하는 단계(S4)와, 제1메모리 제어부(20a)의 상태 머신이 동작하도록 하는 단계(S5)와, 상기 일측뱅크의 디램을 액세스하도록 데이타를 보내는 단계(S6)와, 상기 뱅크선택판단단계(S3)에 의해 타측뱅크가 선택되었을 경우 해당 뱅크의 입력큐에 해당 어드레스 및 데이타를 로우딩하는 단계(S7)와, 제2메모리 제어부(20b)의 상태 머신이 동작하도록 하는 단계(S8)와, 상기 타측뱅크의 디램을 액세스하도록 데이타를 보내는 단계(S9)로 이루어진 것을 특징으로 하는 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙방법.
  6. 입력큐를 공유하는 경우에 시스템 버스로부터 어드레스를 래치하는 단계(S10)와, 상기 어드레스가 자기 메모리 보드에 적합한 것인지를 디코딩하여 판단하는 보드선택단계(S11)와, 상기 보드선택단계(S11)에 의해 자기 메모리 보드에 유효한 정보일 경우 입력큐에 로우딩하는 단계(S12)와, 상기 보드선택단계(S11)에 의해 자기 메모리 보드에 유효한 정보일 경우 일측뱅크 및 타측뱅크중 어느 뱅크가 선택되었는가를 판단하는 뱅크선택판단단계(S13)와, 상기 뱅크선택판단단계(S13)에 의해 일측뱅크가 선택될 경우 해당 뱅크가 사용중인지 아닌지를 확인하는 단계(S14)와, 상기 확인단계(S14)에 의해 일측뱅크가 사용중이 아닐 경우 제1메모리 제어부(20a)의 상태 머신이 동작하도록 하는 단계(S15)와, 상기 일측뱅크의 디램을 액세스하도록 데이타를 보내는 단계(S16)와, 상기 뱅크선택판단단계(S13)에 의해 타측뱅크가 선택될 경우 해당 뱅크가 사용중인지 아닌지를 확인하는 단계(S17)와, 상기 확인단계(S17)에 의해 타측뱅크가 사용중이 아닐 경우 제2메모리 제어부(20b)의 상태 머신이 동작하도록 하는 단계(S18)와, 상기 타측뱅크의 디램을 액세스하도록 데이타를 보내는 단계(S19)로 이루어진 것을 특징으로 하는 멀티프로세서 시스템에서 주기억장치의 보드내 인터리빙방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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