KR960011188B1 - 불휘발성 반도체 기억장치 및 그 동작방법 - Google Patents

불휘발성 반도체 기억장치 및 그 동작방법 Download PDF

Info

Publication number
KR960011188B1
KR960011188B1 KR1019920011330A KR920011330A KR960011188B1 KR 960011188 B1 KR960011188 B1 KR 960011188B1 KR 1019920011330 A KR1019920011330 A KR 1019920011330A KR 920011330 A KR920011330 A KR 920011330A KR 960011188 B1 KR960011188 B1 KR 960011188B1
Authority
KR
South Korea
Prior art keywords
region
potential
voltage
gate
holding means
Prior art date
Application number
KR1019920011330A
Other languages
English (en)
Other versions
KR930001234A (ko
Inventor
기요미 나루케
세이지 야마다
에츠시 오비
마사미츠 오시키리
도모코 스즈키
Original Assignee
아오이 죠이치
가부시키가이샤 도시바
다케다이 마사다카
도시바 마이크로 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아오이 죠이치, 가부시키가이샤 도시바, 다케다이 마사다카, 도시바 마이크로 일렉트로닉스 가부시키가이샤 filed Critical 아오이 죠이치
Publication of KR930001234A publication Critical patent/KR930001234A/ko
Application granted granted Critical
Publication of KR960011188B1 publication Critical patent/KR960011188B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

내용 없음.

Description

불휘발성 반도체 기억장치 및 그 동작방법
제1도는 본 발명의 실시예에 따른 플래시 EEPROM의 전체 구성을 나타낸 블록도.
제2도는 제1도에 나타낸 데이터 소거회로의 블록도.
제3도는 제1도에 나타낸 장치의 소거동작을 설명하는 도면으로, (a)는 소거동작제어부의 동작에 대한 플로우차트, (b)는 소거동작의 플로우차트.
제4도는 제1도에 나타낸 소거회로의 다른 구성을 나타낸 블록도.
제5도는 제4도에 나타낸 소거회로의 타이밍차트.
제6도는 제1소거동작을 설명하는 도면으로, (a)는 타이밍차트, (b)는 전자의 인출상태를 나타낸 도면(c)는 AHC의 주입상태를 나타낸 도면.
제7도는 제2소거동작을 설명하는 도면으로, (a)는 타이밍차트, (b)는 전자의 인출상태를 나타낸 도면, (c)는 AHC의 주입상태를 나타낸 도면.
제8도는 제3소거동작을 설명하는 도면으로, (a)는 타이밍차트, (b)는 전자의 인출상태를 나타낸 도면, (c)는 AHC의 주입상태를 나타낸 도면.
제9도는 제4소거동작을 설명하는 도면으로, (a)는 타이밍차트, (b)는 전자의 인출상태를 나타낸 도면, (c)는 AHC의 주입상태를 나타낸 도면.
제10도는 제5소거동작을 설명하는 도면으로, (a)는 타이밍차트, (b)는 전자의 인출상태를 나타낸 도면, (c)는 AHC의 주입상태를 나타낸 도면.
제11도는 제6소거동작을 설명하는 도면으로, (a)는 타이밍차트, (b)는 전자의 인출상태를 나타낸 도면, (c)는 AHC의 주입상태를 나타낸 도면.
제12도는 물리현상을 설명하는 도면으로, (a)는 게이트전류와 게이트전압과의 관계를 나타낸 도면, (b)는 MOSFET의 단면도.
제13도는 제어게이트전압과 드레인전류의 관계를 나타낸 도면.
제14도는 본 발명의 실시예에 따른 장치에 의한 임계치의 변동을 설명하는 도면으로, (a)는 드레인 스트레스시간과 임계치의 관계를 나타낸 도면, (b)는 메로리셀의 단면도.
제15도는 본 발명의 실시예에 따른 장치의 내구(Endurance) 특성을 나타낸 도면,
제16도는 본 발명의 실시예에 따른 장치의 AHC주입을 설명하는 도면으로, (a)는 부유게이트전압과 AHC의 주입효율의 관계를 나타낸 도면, (b) 및 (c)는 각각 부유게이트전압과 AHC주입략의 관계를 나타낸 도면.
제17도는 본 발명의 실시예에 따른 장치의 AHC주입에 의한 임계치의 변동을 설명하는 도면으로, (a) 및 (b)는 각각 드레인 스트레스 시간과 임계치의 관계를 나타낸 도면.
제18도는 소거에서 기록까지의 동작을 나타낸 플로우차트.
제19도는 제18도에 나타낸 동작과 임계치의 관계를 나타낸 도면.
제20도는 소거에서 기록까지의 다른 동작을 나타낸 플로우차트.
제21도는 제20도에 나타낸 다른 동작과 암게치의 관계를 나타낸 도면.
제22도는 메모리셀의 단면도.
제23도는 종래으 소거동작을 설명하는 도면으로, (a)는 소거동작을 나타낸 플로우차트, (b)는 소거동작과 임계치의 관계를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 칩 12 : 메모리셀
14 : 메모리셀 어레이 24 : 데이터 소거회로
26 : F-N터널소거제어회로 28 : AHC주입제어회로
30 : 소거동작 제어부 101 : p형 실리콘기판
103 : 소오스 확산층 105 : 드레인 확산층
107 : 채널영역 109 : 제1게이트 절연막
111 : 부유게이트 113 : 제2게이트 절연막
115 : 제어게이트
[산업상의 이용분야]
본 발명은 불휘발성 반도체 기억장치의 동작방법 및 불휘발성 반도체 기억장치에 관한 것으로, 특히 전하축적부로부터의 전하 인출동작의 개량과 이 개량된 동작을 수행하는 장치에 관한 것이다.
[종래의 기술 및 그 문제점]
제22도는 일반적인 일괄소거형 EEPROM(이후, 플래시 EEPROM으로 칭함)셀의 단면도로서, p형 실리콘기판(101)내에 n형 소오스 확산층(103), n형 드레인 확산층(105)이 각각 형성되어 있고, 채널영역(107)상에는 제1게이트절연막(109)이 형성되어 있으며, 상기 제1게이트 절연막(109)은 예컨대 100Å 정도의 막두께를 갖추고 있다. 그리고, 상기 제1게이트 절연막(109)상에는 부유게이트(111)가 형성되어 있고, 부유게이트(111)상에는 제2게이트 절연막(113)이 형성되어 있으며, 제2게이트 절연막(113)상에는 제어게이트(115)가 형성되어 있다. 이하, 제22도에 나타낸 셀의 종래 동작방법에 대해 설명한다.
데이터의 기록
데이터의 기록은 제어게이트(115)에 프로그램전압, 예컨대 10V을 인가하고, 드레인 확산층(105)에 전원 전압, 예컨대 5V를 인가하여 드레인 확산층(105)의 근방에서 핫일렉트론(hot electron)을 발생시키고, 이 핫일렉트론을 드레인 확산층(105)의 근방으로부터 부유게이트(111)로 주입한다.
데이터 소거
데이터의 소거에 대해서는 그 플로우차트를 제23도(a)에 나타내고, 공정마다의 셀의 임계치 상태를 제23도(b)에 나타낸다
먼저, 스탭1에 나타낸 바와 같이, 모든 셀에 대해 데이터를 기록하는 바, 이는 프리프로그래밍(preprogramming)으로 칭하고, 모든 셀의 부유게이트(111)에 대해 일렉트론을 주입하고 있기 때문에 일렉트론을 인출함으로써 데이터의 과소거을 해소하는 방법이다.
다음에, 스텝2에 나타낸 바와 같이 드레인 확산층(105)을 오픈으로 하고, 제어게이트(115)에 예컨대 -10V를 인가하며, 소오스 확산층(103)에 예컨대 5V를 인가하여 일렉트론을 F-N 터널전류에 의해 부유게이트(111)로부터 소오스 확산층(103)으로 인출한다.
이 경우, 스텝 2에 나타낸 소거와 스텝3에 나타낸 검증(verify)을 10ms마다 반복하는 바, 이는 인텔리전트(intelligent) 소거라 칭하고, 데이터가 과소거로 되어 있지 않은가를 검증하면서 일렉트론을 서서히 인출함으로써 데이터의 과소거를 해소하는 방법이다. 통상, 소거-검층의 반복은 전체적으로 1초 이내로 종료된다.
데이터 독출
데이터의 독출은 제어게이트(115)에 예컨대 5V를 인가하고, 드레인 확산층(105)에 독출전압, 예컨대 1V를 인가한 상태에서 채널(107)에 전류가 흐르는 가의 여부에 따라 1,0의 데이터를 얻는다. 상기 플래시 EEPROM에서 데이터의 과소거가 일어나면 독출오동작을 일으키는 바, 예컨대 선택되지 않은 셀의 데이터가 과소거로 되어 있으면, 그 셀은 온상태로 되어 비트선에 전류가 흐르기 때문에 선택된 셀의 정보가 올바르게 독출되지 않게 된다. 이 문제를 개선하기 위해 플래시 EEPROM에 인텔리전트 소거법이 이용되고 있다.
그러나, 인텔리전트 소거법은 데이터의 과소거를 방지하는 방법으로, 소거후에 있어서 셀의 임계치의 오차까지는 개선되지 않는다. 따라서, 제23도(b)에 나타낸 바와 같이, 소거후 셀의 임계치에는 오차가 발생 되는데, 이 오차는 다음의 두가지 요인에 의해 발생된다.
제1요인은 게이트 절연막의 막질의 오차에 기인하는 일렉트론 인출특성의 오차로서, 이 오차를 억제하는 데에는 제조공정을 연구하여 게이트 절연막의 막질의 오차를 없게 하는 것이 가장 효과적이나, 게이트 절연막의 막질의 오차를 없애는 공정은 현재 확립되어 있지 않다.
제2요인은 셀의 가공형상의 오차에 기인하는 일렉트론 인출특성의 오차로서, 이 오차도 제조공정을 연구하여 가공형상의 오차를 없애면 해소될수 있지만, 제1요인과 마찬가지로 그 공정이 확립되어 있지 않다.
현재, 소거후 셀의 임계치의 오차는 최대 2V정도이나, 이후 미세화의 진전에 의해 설치에 대한 가공형상의 오차의 비율이 증대되어 소거후 임계치의 오차가 더욱 확대되는 것이 예상된다.
상기와 같이, 종래의 플래시 EEPROM에서는 전자를 인출한 후 셀의 임계치 오차가 게이트 절연막의 막질의 오차에 기인하는 오차와, 셀의 가공형상의 오차에 기인하는 오차가 중북됨으로써 커지게 된다는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 전자 인출후 셀의 임계치의 오차가 커지게 된다는 문제를 해결하여 전자 인출후 셀의 임계치의 오차가 작아지게 되는 불휘발성 반도체 기억장치 및 그 동작방법을 제공함에 그 목적이 있다.
또한, 프리프로그래밍을 수행하지 않더라고 데이터의 과소거의 문제를 개선할 수 있는 새로운 동작방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 반도체 기억장치는, 전하축적부로부터 전자를 방출시키는 방출수단과, 전하축적부에 애벌런시 핫캐리어를 주입하는 주입수단이 구비된 것을 특징으로 한다.
그리고, 그 동작방법은 전하축적부로부터 전자를 방출시키고, 또한 전하축적부에 에벌런시 핫캐리어가 주입되도록 된 것을 특징으로 한다.
또한, 상기 외의 목적을 달성하기 위한 본 발명의 동작방법은, 전하축적부로부터 전자를 방출시키는 공정과, 전하축적부에 애벌런시 핫캐리어를 주입하는 것을 특징으로 한다.
(작용)
상기와 같이 구성된 본 발명은, 전하축적부로부터 전자가 방출된 상태에서는 전위상태에 오차가 남지만, 전자를 방출시킨 후 전하축적부에 애벌런시 핫캐리어를 주입함으로써 이 오차를 개선할 수 있게 된다. 애벌런시 핫캐리어에는 애벌런시 핫일렉트론(이하, AHE로 약칭함)과 애벌런시 핫홀(이하, AHH로 약칭함)의 2종류가 있지만, 이들은 전하축적부의 대전상태에 의해 AHE, AHH중 어느 하나가 지배적으로 전하축적부에 주입된다. 여기서, 전하축적부의 대전상태에서는 AHE의 주입과 AHH의 주입이 서로 일치되어 평형전위가 존재하는데, 전하축적부의 전위상태는 전하축적부로부터 전자를 방출시킨 때의 오차에 의해 결정된다. 이때, 전하축적부의 전위가 평형전위보다도 높으면, AHE가 주이되어 그 전위가 떨어져 서서히 평형전위로 되고, 또 반대로 전하축적부의 전위가 평형전위보다도 낮으면, AHH가 주입되어 그 전위가 상승되어 상기와 마찬가지로 평형전위로 된다. 이와 같이, 전하축적부의 전위상태는 어떤 특정값으로 됨에 따라 전하 인출후의 셀의 임계치는 어떤 특정값으로 되도록 되어 임계치의 오차가 작아지게 된다.
또한, 그 밖의 목적을 달성하는 상기 동작방법에 의하면, 프리프로그래밍 대신 애벌런시 핫캐리어를 주입하는 공정을 갖춤으로써 데이터 과소거가 개선된다. 즉, 전하축적부가 과소거상태에 가깝게 되어 올바로 대전된 경우에는 AHE가 전하축적부에 주입되어 전하축적부의 전위상태가 평형전위까지 떨어지게 된다. 여기서, 전하축적부에 애벌런시 핫캐리어를 주입하는 공정은 전하축적부로부터 전하를 인출하는 공정전에 수행하여 되고, 후에 수행하여도 된다. 이는, 데이터의 과소거가 데이터가 소거된 상태의 전하축적부로부터, 또 일랙트론이 인출됨으로써 전하축적부가 강하면서 올바르게 대전된 경우에 발생되기 때문에, 한번으로도 전하 축적부의 전위를 떨어뜨리면, 전하축적부가 강하면서 올바르게 대전되는 것이 없어지게 된다.
이와 같은 동작방법에 의하면, 프리프로그래밍과 같이 셀에 데이터를 기록하는 방법에 비해 제어게이트에 높은전위를 공급하지 않고서 완료되기 때문에 소비전력을 적게할 수 있다.
(실시예)
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
본 설명에 있어서, 전체 도면에 걸쳐 공통부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다.
제1도는 본 발명의 실시예에 따른 플래시 EEPROM의 전체 구성을 나타낸 블록도로서, 칩(10)상에는 메모리셀(12 ; 121~12n)이 복수개 행렬형태로 배치되어 있는 바, 상기 메모리셀(12)은 제22도에 나타낸 구조를 갖추고, 상기 메모리셀 121~12n)이 행렬형태로 배치되어 있는 부분은 메모리셀 어레이(14)로 칭한다.
상기 메모리셀 어레이(14)의 주변에는 메모리셀 어레이(14)중의 비트선(BL)을 선택하는 열디코더(16) 및 워드선(WL)을 선택하는 행디코더(18)가 각각 설치되어 있고, 더욱이 데이터의 기록과 데이터의 소거 및 데이터의 독출의 각각의 모드를 선택하는 모드선택회로(20)가 설치되어 있다. 이 모드선택회로(20)는 데이터기록/독출회로(22) 및 데이터 소거회로(24)에 접속되면서 모드선택회로(20)는 데이터의 기록/돌출시에 데이터 기록/독출회로(22)를 활성화시키는 신호를 출력하고, 또 데이터의 소거시에는 데이터 소거회로(24)를 활성화시키는 신호를 출력한다. 더욱이, 데이터 소거회로(24)는 파울러-노드하임(Fowler-Nordheim ; 이후 ; F-N으로 기재함) 터널소거 제어회로(26) 및 AHC주입 제어회로(28)에 의해 구성되는 바, 이와 같은 데이터소거회로(24)에 의해 플래시 EEPROM의 데이터 소거는, 예컨대 다음과 같이 수행된다.
제2도는 데이터 소거회로(24)의 블록도, 제3도(a)는 소거동작제어부의 동작에 대한 플로우차트, 제3도(b)는 데이터 소거의 플로우차트로서, 제2도에 나타낸 바와 같이, 데이터 소거회로(24)에는 소거동작 제어부(30)가 설치되어 있고, 모드선택회로(20)에 의해 생성되는 소거동작이 실행을 명령하는 신호(1)가 데이터 소거회로(24)에 공급된다. 이 신호(1)를 인가받아 소거동작제어부(30)가 활성화되어 제3도(a)에 나타낸 동작을 수행함으로써 제3도(b)에 나타낸 소거동작이 수행된다.
먼저, 스텝(이하, ST.로 약칭함) 1에서, 신호(2)를 F-N터널소거제어회로(26)에 공급하고, 이 신호(2)를 인가받아 F-N터널소거제어회로(26)가 활성화되며, F-N터널소거제어회로(26)는 메모리셀 어레이(14)에 소거신호(3)를 공급한다. 상기 소거신호(3)는 메모리셀 어레이(14)내에 배치되어 있는 셀(12)의 게이트, 소오스, 드레인 각각의 전위를 F-N터널전류에 의한 데이터의 소거가 수행되도록 설정하기 위한 신호이다.
이것에 의해 제3도(b)에 나타낸 바와 같이, 전자가 부유게이트(111)로부터 F-N터널전류에 의해 인출된다.
다음에, ST.2에서 F-N터널소거의 시간을 계측하는 바, 소정의 설정시간이 경과되면 ST.3에서 신호(2)의 공급을 정지시킨다.
다음에, ST.2에서 F-N터널소거의 시간을 계측하는 바, 소정의 설정시간이 경과되면 ST.3에서 신호(2)의 공급을 정지시킨다.
다음에, ST.4.에서 신호(4)를 AHC주입제어회로(28)에 공급하고, 이 신호(4)를 인가받아 AHC주입제어 회로(28)가 활성화된다. 상기 AHC주입제어회로(28)는 메모리셀 어레이(14)에 주입신호(5)를 공급하는 바, 주입신호(5)는 메모리셀 어레이(14)내에 형성되어 있는 셀의 게이트, 소오스, 드레인 각각의 전위를 부유게이트(111)에 AHC가 주입되도록 설정하기 위한 신호이다. 이에 따라 제3도(b)에 나타낸 바와 같이, 부유 게이트(111)에는 AHE 또는 AHH가 주입되어 셀(12)의 임계치가 조정된다. 이 조정에 의해 F-N 터널전류에 의한 전자 인출후, 오차가 발생된 셀의 임계치가 셀의 가공형상 및 제조조건 등으로 결정되는 어떤 일정의 임계치(이후, 평형 임계치전압(Vth*)로 기재함)로 된다. 이에 따라, 전자의 인출후에 있어 셀의 임체기의 오차는 작아지게 된다. 다음에, ST.5에 AHC주입의 설정시간을 계측하는 바, 소정의 설정시간이 경과되면, ST.6에서 신호(S5)의 공급이 정지된다. 상기와 같은 스텝에 의해 본 발명에 따른 플래시 EEPROM의 소거동작이 종료된다.
제4도는 소거회로의 다른 구성예를 나타낸 블록도, 제5도는 제4도에 나타낸 회로의 타이밍차트도로서, 제4도 및 제5도에 나타낸 바와 같이, 소거신호(E)가 F-N터널소거제어회로(26) 및 AND게이트(29)의 제1입력에 공급되고, F-N터널소거제어회로(26)는 소거신호(E)가 공급됨에 따라 활성화되어 신호(A)를 출력하는데, 상기 신호(A)는 메모리셀 어레이(12)의 게이트, 소오스, 드레인 각각의 전위를 F-N터널전류에 의한 데이터 소거가 수행되도록 설정한다. 상기 신호(A)는 인버터(27)의 입력에 공급되는 바, 신호(A)가 H레벨의 기간에 F-N터널전류에 의한 데이터 소거가 수행된다. 또한, 인버터(27)는 L레벨의 신호를 출력하고, 이 신호를 AND게이트(29의 제2입력에 공급한다. 여기서, 상기 F-N터널소거제어회로(26)는 소정의 소거시간을 계측하여 소정의 소거시간이 경과한 후 신호(A)를 L레밸로 하는 바, 신호(A)가 L레벨로 되면 F-N터널전류에 의해 데이터의 소거가 종료된다. 또한, 인버터(27)는 H레벨의 신호를 AND게이트(29)의 제2입력에 공급함에 따라 AND게이트(29)가 갖춘 2가지의 입력에는 각각 H레벨의 신호가 공급되도록 되어 AND게이트(29)는 AHC주입제어회로(28)에 H레벨의 신호를 공급한다.
이에 따라, AHC주입제어회로(28)가 활성화되어 신호(B)를 출력한다. 상기 신호(B)가 H레벨의 기간에 AHC주입에 의한 임계치의 조정이 수행되는 바, 상기 AHC주입제어회로(28)는 소정의 조정시간을 계측해서 소정의 조정시간이 경과된후 신호(B)를 L레벨로 한다. 상기 신호(B)의 강하에 의해 장치가 데이터 소거가 종료된 것을 인식하여 소거신호(E)가 L레벨로 된다. 다음에, 데이터 소거의 구체적인 예를 그 타이밍과 함께 설명한다.
제6도(a)는 제1소거동작을 나타낸 타이밍차트, 제6도(b)는 F-N터널링에 의한 전자의 인출상태를 나타낸 도면, 제6도(c)는 AHC주입에 의한 AHC 또는 AHH의 주입상태를 나타낸 도면으로, 제6도(a) 및 제6도(b)에 나타낸 바와 같이 제어게이트(115)에 -12V(Vg), 소오스 확산층(103)에 +6V(Vs), 드레인 확산층(105)에 0V(Vd) 또는 오픈을 각각 인가하는 상태를, 예컨대 50m초간 설정함으로써 부유게이트(11)중에 축적되어 있던 전자(e)를 소오스 확산층(103)으로 F-N터널링에 의해 방출시킨다. 이 동작에 이어, 제6도(a) 및 제6도(c)에 나타낸 바와 같이, 제어게이트(115)에 0V(Vg), 소오스 확산층(103)에 +6V(Vs), 드레인 확산층(105)에 0V(Vd)를 각각 인가하는 상태를, 예컨대 1초간 설정함으로써 소오스 확산층(103)측으로부터 부유게이트(111)로 AHC주입이 야기되어 전자(AHE ; e) 또는 정공(AHH ; h)이 부유게이트(111)에 주입된다. 이에 따라, F-N터널링에 의한 전자의 인출후 오차를 갖춘 셀의 임계치분포가 평형임계치전압(Vth*)으로 되도록 재분포가 야기됨으로써 임계치의 오차가 작아지게 된다.
제7도(a)는 제2소거동작을 나타낸 타임차트, 제7도(b)는 F-N터널링에 의한 전자의 인출상태를 나타낸 도면, 제7도(c)는 AHC주입에 의한 AHE 또는 AHH의 주입상태를 나타낸 도면으로, 먼저 제7도(a) 및 제7도(b)에 나타낸 바와 같이, 제어게이트(115)에 -12V, 소오스, 확산층(103)에 +6V, 드레인 확산층(105)에 0V(또는 오픈)를 각각 인가하는 상태를, 예컨대 50m초간 설정함으로써 부유게이트(111)중에 축적되어 있던 전자(e)를 소오스 확산층(103)으로 F-N터널링에 의해 방출시킨다. 이후, 제7도(a) 및 제7도(c)에 나타낸 바와 같이, 제어게이트(115)에 0V, 소오스 확산층(103)에 0V, 드레인 확산층(105)에 +6V를 각각 인가하는 상태를 예컨대 1초간 설정함으로써 드레인 확산층(105)측으로부터 부유게이트(111)로 AHC주입을 야기시켜 전자(AHE ; e) 또는 정공(AHH ; h)을 주입하도록 해도 된다. 이와 같이 드레인 확산층(105)측으로부터 AHE(e) 또는 AHH(h)를 주입하여도 제1동작과 마찬가지로 셀 임계치의 재분포가 야기되어 오차가 작아지게 된다.
제8도(a)는 제3소거동작을 나타낸 타이밍차트, 제8도(b)는 F-N터널링에 의한 전자의 인출상태를 나타낸 도면, 제8도(c)는 AHC주입에 의한 AHE 또는 AHH의 주입상태를 나타낸 도면이다.
먼저, 제8도(a) 및 제8도(b)에 나타낸 바와 같이, 제어게이트(115)에 -15V, 소오스 확산층(103)에 0V, 드레인 확산층(105)에 0V를 각각 인가하는 상태를 예컨때 50m초간 설정함으로써 부유게이트(111)에 축적되어 있던 전자를 기판(101)으로 F-N터널링에 의해 방출시킨다. 이에 따라, 셀의 임계치가 예컨대 0V정도로 된다.
이어서, AHC주입에 의한 셀 임계치의 조정을 제8도(a) 및 제8도(c)에 나타낸 바와 같이, 제어게이트(115)에 0V, 소오스 확산층(103)에 +6V, 드레인 확산층(105)에 0V를 각각 인가하는 상태를, 예컨대 1초간 설정하여 수행함으로써 소오스 확산층(103)측으로부터 부유게이트(111)에 AHE(e) 또는 AHH(h)가 주입된다. 이와 같이 하여도, 소거후 셀의 임계치가 평형 임계치전압(Vth*)으로 되도록 재분포가 야기되어 오차가 작아지게 된다.
제9도(a)는 제4소거동작을 나타낸 타이밍차트, 제9도(b)는 F-N터널링에 의한 전자의 인출상태를 나타낸 도면, 제9도(c)는 AHC주입에 의한 AHE 또는 AHH의 주입상태를 나타낸 도면으로, 제3동작예에서는 셀의 임계치의 조정을 드레인 확산층(105)측으로부터 부유게이트(111)로 AHC주입에 의해 수행한다.
즉, 제9도(a) 및 제9도(b)에 나타낸 바와 같이, 부유게이트(111)에 축적되어 있던 전자를 제어게이트(115)에 -15V, 소오스 확산층(103)에 0V, 드레인 확산층(105)에 0V를 각각 인가하는 상태를, 예컨대 50m초간 설정함으로써 기판(101)으로 방출시킨다.
계속하여, 제9도(a) 및 제9도(c)에 나타낸 바와 같이 제어게이트(115)에 0V, 소오스 확산층(103)에 0V, 드레인 확산층(105)에 +6V를 각각 인가하는 상태를, 예컨대 1초간 설정하고, AHE(e) 또는 AHH(h)를 드레인 확산층(105)측으로부터 부유게이트(11)에 주입한다.
제10도(a)는 제5소거동작을 나타낸 타이밍차트, 제10도(b)는 F-N터널링에 의한 전자의 인출상태를 나타낸 도면, 제10도(c)는 AHC주입에 의한 AHE 또는 AHH의 주입상태를 나타낸 도면이다.
먼저, 제10도(a) 및 제10도(b)에 나타낸 바와 같이, 제어게이트(115)에 -12V, 소오스 확산층(103)에 0V, 드레인 확산층(105)에 +6V를 각각 인가하는 상태를, 예컨대 50m초간 설정함으로써 부유게이트(111)에 축적되어 있던 전자를 드레인 확산층(105)으로 F-N터널링에 의해 방출시킨다.
이후, 제10도(a) 및 제10도(c)에 나타낸 바와 같이, 제어게이트(115)에 0V, 소오스 확산층(103)에 +6V, 드레인 확산층(105)에 0V(또한 오픈)를 각각 인가하는 상태를, 예컨대 1초간 설정하고, AHC주입에 의한 셀 임계치의 조정을 수행한다. 이와 같이 하여도, 제1 내지 제4동작예와 마찬가지로 셀의 임계치를 평형 임계치전압(Vth*)으로 되도록 재분포시킬 수 있게 되어 오차를 작아지게 할 수 있게 된다.
제11도(a)는 제6소거동작을 나타낸 타이밍차트, 제11도(b)는 F-N터널링에 의한 전자의 인출상태를 나타낸 도면, 제11도(c)는 AHC주입에 의한 AHE 또는 AHH의 주입상태를 나타낸 도면으로, 본 예는 제5동작예에서의 셀 임계치의 조정을 드레인 확산층(105)측으로부터 부유게이트(111)로 애벌런시 핫캐리어 주입에 의해 AHE(e) 또는 AHH(h)를 주입하도록 된 것이다. 즉, 제11도(a) 및 제11도(b)에 나타낸 바와 같이, 부유게이트(111)에 축적되어 있던 전자를 제어게이트(115)에 -12V, 소오스 확산층(103)에 +6V, 드레인 확산층(105)에 0V(또한 오픈)를 각각 인가하는 상태를, 예컨대 50m초간 설정함으로써 부유게이트(11)에 축적되어 있던 전자(e)가 드레인 확산층(105)으로 방출된다.
계속하여, 제11(a) 및 제11(c)에 나타낸 바와 같이, 제어게이트(115)에 0V, 소오스 확산층(103)에 +6V, 드레인 확산층(105)에 0V를 각각 인가하는 상태를, 예컨대 1초간 설정하고, AHE(e) 또는 AHH(h)를 드레인 확산층(105)측으로부터 부유게이트(111)로 주입한다.
더욱이, 상기 실시예에 있어서는 F-N터널소거제어회로(26) 및 AHC주입제어회로(28)를 데이터 소거회로(24)내에 설치된 소거동작 제어부(30)에 의해 제어하였지만, 이들의 회로(26,28)의 제어를 예컨대 CPU로 수행할 수 있다.
또한, 데이터 소거회로(24)는 메모리셀 어레이(14)와 동일한 기판상에 반드시 설치할 필요는 없다. 예컨대, 프로그램 기록기등에 데이터소거기능을 갖추게 하고, 이 기능에 의한 데이터 소거를 상기 실시에에서 설명한 바와 같이, 전하축적부로부터 전하를 인출한후 전하축적부로 AHC주입에 의해 AHE 또는 AHH를 주입시키도록 구성하면 된다.
상기와 같이 구성된 플래시 EEPROM이라면, 다음과 같은 이점이 얻어진다.
먼저, 소거후에 있어서 셀 임계치의 오차가 절감된다. 즉, 종래의 소거방식에는 F-N터널링만에 의해 소거를 수행하기 때문에 소거후 셀의 임계치가 일정하지 않게 된다. 특히, 소거후 임계치는 게이트 절연막의 막질에 민감하게 반응하고, 또 부유게이트가 폴리실리콘으로 이루어진 경우에는 그 결정입계(結晶粒界)가 채널영역에 있는 지의 여부도 소거후에 있어서 임계치의 오차의 요인으로 된다.
그러나, 본 발명에 의하면, F-N터널링후 AHC주입에 의한 조정동작을 수행하기 때문에 F-N터널링으로 일정하지 않은 임계치가 기록후(부유게이트에 전자가 주입된 상태)에 있어서 임계치정도 오차가 절감된다. 이는, 평형임계치전압(Vth*)이 데이터 기록후 임계치(Vth)와 마찬가지로 가공오차가 발생된용량결합오차밖에 반영되지 않기 때문이다.
또한, 상기 제1소거동작예에서 설명한 바와 같이, 소오스 확산층과 제어게이트(워드선)를 선택하여 데이터의 소거를 수행하는 방식에서는 소오스 확산층을 공유하는 셀을 몇 개의 행마다로 통합하여 블록화하여 높으면, 데이터를 블록단위로 소거할 수 있게 된다. 이와 같은 경우, 소오스 확산층 측으로부터 AHC주입을 수행하면, 선택블록에 대해서만 스트레스가 인가되도록 되기 때문에 비선택블록에 대해서는 스트레스로부터 자유롭게 될 수 있다. 다음에, 본 발명에 따른 불휘발성 반도체 기억장치에 대한 물리현상에 대해 설명한다.
제12도(a)는 MOSFET의 게이트전류와 게이트전압의 관계를 나타낸 도면이고, 제12도(b)는 실험에 이용된 MOSFET의 단면도로서, 제12도(b)에 있어서 참조부호 108은 게이트 절연막을 나타내고, 참조부호 110은 게이트를 나타낸다.
제12도(a) 및 제12도(b)에 나타낸 바와 같이, MOSFET의 소오스 확산층(103)을 접지하고, 드레인 확산층(105)에 예컨대 6V의 전위를 인가하면, 터널 일렉트론이 드레인 확산층(105) 근방으로 가속되어 충돌전리(衝突電離)에 의해 AHC가 생성되어 AHE(e) 및 AHH(h)를 발생시킨다. 여기서, AHE 및 AHH는 모두 게이트로 주입되지만, 그 주입효율은 게이트전압에 의존한다. 상기 게이트전압에는 AHE주입과 AHH주입이 일치하는 평형전압(Vg*)이 존재하는 바, 게이트전압(Vg)이 상기 (Vg*)보다 낮으면 AHH(h)가 지배적으로 게이트(110)에 주입되어 게이트전류(Ig)가 흐르고, 반대로 게이트전압(Vg)이 평형전압보다 높으면, AHH(e)가 지배적으로 게이트(110)에 주입되어 마찬가지로 게이트전류(Ig)가 흐른다.
더욱이, 게이트전압(Vg)이 평형전압(Vg*)보다 훨씬 높은 경우에는 터널에서 충분히 가속된 캐리어가 터널 핫캐리어(본 예는 n채널형 MOSFET이므로 터널핫일렉트론, 즉 CHE로 치함)로 되면서 CHE가 게이트(110)에 주입되어 게이트전류(Ig)가 흐른다.
이와 같은 현상을 메모리셀로 치환하여 고려하면, F-N터널전류에 의해 일렉트론이 인출된 셀이 평형전압(Vg*)보다도 높아지도록 대전하고 있는 경우에는 상기 MOSFET와 마찬가지로 발생된 AHC중 AHE(e)가 지배적으로 부유게이트로 주입되도록 된다. 결과적으로, 부유게이트의 전위가 떨어져 부유게이트의 전위는 정방향으로부터 평형전압(Vg*)에 점차적으로 접근하게 된다.
반대로, F-N터널전류에 의해 일렉트론이 인출된셀이 부유게이트가 평형전압(Vg*)보다도 낮게 되도록 대전하고 있는 경우에는 AHH(h)가 지배적으로 부유게이트로 주입되도록 된다. 따라서, 부유게이트의 전위가 상승하여 부유게이트의 전위는 부의 방향으로부터 평형전압(Vg*)에 점차적으로 접근하게 된다. 결국, 셀의 임계치도 어떤 일정한임계치(Vth*)가 점차적으로 접근하게 된다. 즉, AHC주입에 의해 부유게이트가 상기 평형전압(Vg*)으로 된 셀의 임계치전압(Vth*)이기 때문에 Vth*를 평형 임계치전압으로 부르고 있다.
또한, 본 발명에서는 예컨대 제22도에 나타낸 구조의 메모리셀의 채널(107)에서 채널 일렉트론을 주행시키고, 이 채널 일렉트론을 트리거로 이용함으로써 AHC를 발생시킨다. 이 때문에 제13도에 나타낸 바와 같이, 메모리셀에서는 제어게이트(115)의 전합(Vg)이, 예컨대 0V와 같이 임계치전압 이하의 낮은 전압으로 되어도 약간의 채널전류(Ich)가 흐르도록 설정되어 있다. 더욱이, 제13도에 있어서는 셀의 임계치전압을 드레인전류에서 1μA가 흐를 대의 전압 Vg(도면중에서는 1V)으로서 정의하고 있다.
제14도(a)는 드레인 스트레스시간과 셀의 임계치의 관계를 나타낸 도면이고, 제14도(b)는 시홈에 이용된 메모리셀의 단면도로서, 제14도(a) 및 제14도(b)에 나타낸 바와 같이, 셀(12)의 소오스 확산층(103)을 접지하고, 제어게이트(115)에 0V, 드레인 확산층(105)에 예컨대 6V의 전위를 인가한다. 이와 같이, 드레인 확산층(105)에 스트레스를 인가하면, 그 스트레스시간의 경과에 따라 셀(12)의 임계치가 변화된다. 예컨대, 셀의 초기의 임계치(Vthint)를 1.5V 정도로 하여 스트레스를 인가한 경우, 1000m초 경과된 때에는 약 0.7V로 떨어지고, 또 셀의 초기 임계치(Vthint)를 -0.5V 정도로 하여 스트레시를 인가한 경우, 1000m초 경과된 때에는 약 0.7V로 상승하게 된다. 즉, 이 시험에 이용된 셀(12)에서는 평형 임계치전압(Vth*)이 약 0.7V이다.
이와 같이, 예컨대 드레인 확산층(105)에 스트레스를 인가함으로써 평형 임계치전압(Vth*; 0.7V)보다 초기 임계치(Vthint)가 높은 경우 부유게이트(111)에는 AHH가 주입되고, 또한 초기 임계치(Vthint)가 낮은 경우 부유게이트(111)에는 AHE가 주입되며, 그 스트레스 인가시간의 경과에 따라 셀 임계치의 시프트가 야기된다. 그리고, 셀의 임계치는 평형임계전압(Vth*)으로 된다.
제15도는 본 발명에 따른 플래시 EEPROM의 내구특성을 나타낸 도면으로, 횡축은 기록/소거의 회수를 나타내고, 종축은 셀의임계치를 표시한다. 제15도에 있어서, 선(Ⅰ)은 기록후의 임계치를 나타내고, 선(Ⅰ)은 소거후의 임계치를 나타낸다. 이 내구시험에는 F-N터널소거후 임계치가 설계상 약 0.7V로 되고, 조정후 평형 임계치전압(Vth*)이 약 1.7V로 되는 셀을 사용하였다. 그리고, 시험의 조건은 다음과 같다.
기록
제어게이트 +10.5V, 드레인 확산층에 +5.0V, 소오스 확산층층을 오픈으로 한 상태를 10μ초간 유지한다.
소거
제어게이트에 -12V, 드레인 확산층에 0V, 소오스 확산층에 +6V를 인가한 상태를 50m초간 유지한 후, 조정동작으로서 제어게이트을 0V로 한 상태를 0.5초간 유지한다. 이와 같은 조건의 기록/소거를 반복 수행 하였다.
상기 내구시험에 의한 결과는 제19도에 나타낸 바와 같이 기록/소거의 회수가 105회에 도달하여도 약 0.2V 정도이면, 실사용상 문제가 없는 결과가 얻어졌다. 따라서, 본 발명은 셀의 내구 등의 신뢰성에 미치는 영향도 적다.
더욱이, 본 발명은 상기 실시예에 한정되는 것은 아니고, 여러 가지의 변형이 가능하다. 예컨대, 본 발명을 실시함에 있어 메모리셀의 형상은 문제되지 않는다. 일례로서, 상기 실시예에 나타낸 셀 외에 절연막을 매개로 하여 부유게이트와 일부가 겹쳐져 있는 소거게이트를 갖추고, 이 소거게이트에 전압을 인가함으로써 부유게이트중에 축적되어 있는 전자를 절연막을 F-N터널링시켜서 소거게이트로 인출한 셀에 있어서도 본 발명을 적용할 수 있다. 즉, 부유게이트중에 축적되어 있는 일렉트론을 소거게이트로 인출한 후, 소오스 또는 드레인 확산층에 전압을 인가하여 AHE 또는 AHH를 부유게이트내에 주입시키면 상기 실시예와 동일한 효과를 얻을 수 있다.
또한 데이터를 기억하기 위한 전하축적부로서는 부유게이트 외에 실리콘 산화막과 실리콘 질화막의 적층막을 게이트 절연막으로 이용하고, 이들 막의 경계면 및 질화막측에 넓어진 트랩으로 전자를 주입하여 기록하는, 소위 MNOS(Metal Nitride Oxide Semiconductor)형으로 하여도 된다.
더욱이, 본 발명은 플래시 EEPROM의 셀만이 아니라, 예컨대 자외선 소거형 EEPROM의 셀에도 이용 할 수 있다. 이 경우에는 부유게이트로부터의 전자의 인출을 F-N터털링에 의하지 않고, 자외선조사에 의해 부유게이트중에 축적된전자를 여기(勵起)시켜서 절연막이 갖춘 장벽을 넘게하여 기판이나 소오스 확산층 또는 드레인 확산층으로 인출한다. 이후, 상기 실시에에서 설명한 바와 같이 부유게이트에 AHE 또는 AHH를 주입하면 되는데, 이 경우 원리적으로 평형 임계치전압(Vth*)은 자외선조사에 의해 얻어진 임계치(UV-Vth)보다도 낮기 때문에 EEPROM의 셀에 자외선조사후 셀의 임계치를 더욱 낮은임계치로 시프트시킬 수 있게 된다. 이에 따르면, 셀 전류가 많이 흐르도록 되어 동작을 고속화할 수 있고, 또한 플래시 이외의 EEPROM셀에도 사용할 수 있다. 그리고, 플래시 이외의 EEPROM셀에서는 부유게이트로부터 전자를 인출한 상태를 기록상태로 하는 셀이 이용되지만, 이와 같은 셀에서 본 발명을 적용하면, 기록후 셀 임계치의 오차를 없게 할 수 있게 된다.
또한, 평형 임계치전압(Vth*)은 셀형상이나 터널영역의 불순물농도 등으로 제어할 수 있지만, 다음에 설명하는 방법으로도 평형 임계치전압(Vth*)을 제어할 수 있다. 즉, AHC주입시 제어게이트에 임의의 전압을 인가할 수 있다. 예컨대, AHC주입시 제어게이트에 정(正)의 전위를 인가하면, 평형 임계치전압(Vth*)을 정(正)의 방향으로 시프트할 수 있다. 한편 제어게이트에 정의 전위를 인가하면, 평형 임계치전압(Vth*)에 의해 부(負)의 방향으로 시프트할 수 있다. 이와 같은 방법에 의해 평형 임계치전압(Vth*)을 임의로 제어해도 된다.
또한, F-N 터널소거 직후의 초기 임계치(Vthint)는 상기 실시예에서 설명된 바와 같이, 평형 임계치전압(Vth*)에 의해 정/부 어느 방향이어도 상관없다. 그러나, AHH주입이 지배적으로 야기되도록 초기 임계(Vthint)를 평형임계치전압치(Vth*)에 의해 부의 방향으로 설정하는 것이 바람직하다, 또한, AHE주입이 지배적으로 야기되도록 함으로써 AHH주입을 적게 하면, 게이트 산화막등에 대한 홀의 트랩핑이 억제되어 게이트 산화막의 열화를 방지할 수 있다는 효과도 얻을 수 있다. 이 방법에 대해, 이하 도면을 참조하여 상세히 설명한다.
제16도(a)는 부유게이트전압(VFG)과 AHC의 주입효율의 관계를 나타낸 도면으로, 제16도(a)에 나타낸 바와 같이, 전압(VFG)이 낮을 때에는 AHH의 주입효율(선 Ⅰ)의 방향이 AHH의 주입효율(선 Ⅱ)보다 더 좋지만, 전압(VFG)이 상승함에 따라 AHE의 주입효율이 상승하고, AHH의 주입효율이 하강하는 경향을 나타낸다. 상기 선(Ⅰ)과 선(Ⅱ)이 서로 교차하는 곳이 AHH의 주입과 AHE의 주입이 서로 일치하는 부유게이트전압이다. 이를 이하 평형전압(VFG)으로 칭한다.
제16도(b) 및 제16도(c)는 부유게이트전압(VFG)과 AHC 주입량의 관계를 나타낸 도면이고, 제17도(9a) 및 제17도(b)는 드레인 스트레스시간과 셀 임계치의 관계를 나타낸 도면으로, 제16도(b) 및 제16도(c)중에 나타낸 선(Ⅲ)은 AHC주입량을 나타내고 있다. 여기서, AHC주입량은 AHC의 주입효율×AHC의 발생량에 의해 구할 수 있다.
제16도(b)에 나타낸 바와 같이 초기 부유게이트전압(VFGINT)이 평형전압(VFG *)에 가깝게 설정되어 있을때에는 오차에 의해 초기전압(VFGINT)이 평형전압(VFG *)보다 낮은 셀과, 평형전압(VFG *)보다 높은 전압이 존재하는 것으로 된다. 이와 같은 경우, 제17도(a)에 나타낸 바와 같이 드레인에 스트레스(AHC주입)를 인가함으로써 평형 임계치전압(Vth*)보다도 임계치가 높은 셀에서는 초기전압(VFGINT)이 평형전압(VFG *)보다도 낮기 때문에 부유게이트로 AHH주입이 야기되고, 또한 평형 임계치전압(Vth*) 보다도 임계치가 낮은 셀에서는 초기전압(VFGINT)이 평형전압(VFG *) 보다 높기 때문에 AHE주입이 야기되는 바, 이에 따라 셀의 임계치는 평형 임계치전압(Vth*)으로 된다.
또한, 제16도(c)에 나타난 바와 같이, 초기 부유게이트전압(VFGINT)이 평형전압(VFG *) 보다 충분히 높게 설정되어 있을 때에는 오차가 있어도 거의 초기전압(VFGINT)이 평형전압(VFG *)보다 높게 되는데, 이 경우에는 제17도(b)에 나타낸 바와 같이, 드레인에 스트레스(AHC주입)를 인가하여도 평형 임계치전압(Vth*)보다도 임계치가 높은 셀이 거의 없게 됨으로써 AHH주입이 야기되지 않게 된다. 즉, 부유게이트의 초기 전압(VFGINT)을 평형전압(VFG *) 보다도 충분히 높게 함으로써 AHE주입을 지배적으로 야기시킬 수 있게 되는데, 이 경우에는 부유게이트가 평형전압(VFG *) 보다도 충분히 정의방향으로 대전된다. 따라서, 셀을 도통시킬때에는 제어게이트의 전압을 어시스트하는 것으로 되기 때문에 초기 임계치(Vthint)는 평형 임계치전압(Vth*) 보다 충분히 부의 방향으로 된다.
또한, AHE주입이 지배적으로 야기되도록 한 채로 초기 임계치전압(Vthint)을 정의 방향으로 시프트시키는 데에는 채널의 불순물농도를 상승시켜 반전층이 형성되기 어렵게 함으로써 실현할 수 있다. 또한, 채널의 불순물농도를 상승시키면, 평형 임계치전압(Vth*)도 정의 방향으로 시프트된다. 결과적으로, 터널의 불순물농도를 높임으로써 셀의 임계치는 변화되지 않고서 AHE주입이 지배적으로 야기되도록 된 셀을 얻을 수 있게 된다. 더욱이, AHH의 주입효율을 높이는데에는 소오스/드레인확산층에 전압을 펄스형태로 인가함으로써 실현할 수 있다.
더욱이, 상기 실시예에는 F-N터널링에 의한 소거동작을 1회만 수행하고 있지만, 이 소거를 인텔리전드 소거방식을 이용하여 수행하여도 된다. 즉, 인텔리전트 소거방식에 의해서 모든 셀이 온(ON)셀로 되는 상태까지 소거-검색을 반복하여 모든 셀이 원하는 임계치 이하로 된 것으로 판단된 다음 상기 AHC주입을 이용한 임계치의 조정을 수행할 수도 있다.
또한 본 발명에 의하면, 궁극적으로는 인텔리전트 소거방식을 이용하지 않고서도 셀의 과소거를 방지할 수 있는데, 이는 F-N터널소거후 셀이 과소거상태로 되어 있어도 과소거상태의 셀(부유게이트가 강하게 정으로 대전하고 있는 셀)에는 AHE가 주입되어 셀의 대전상태를 부의 방향으로 시프트할 수 있게 되어 셀의 임계치를 상승시킬 수 있기 때문이다.
더욱이, 프리프로그래밍도 수행할 필요가 없는데, 이것도 상기와 마찬가지로 소거상태의 셀로부터 더욱 전자를 인출함으로써 과소거상태로 되어도 과소거상태의 셀에는 AHE가 주입되어 과소거상태로부터 벗어날 수 있기 때문이다. 이와 같은 소거방식에 대해 도면을 참조하여 설명한다.
제18도는 소거동작으로부터 기록동작까지의 플로우차트이고, 제19도는 제18도에 나타낸 소거동작과 셀의 임계치의 관계를 나타낸 도면이다. 제18도 및 제19도에 나타낸 바와 같이, 기록상태의 셀과 소거상태의 셀로부터 동시에 F-N터널전류에 의해 일렉트론을 인출한다(ST.1). 이후, 소거상태로 된 셀에 동시에 AHC를 주입하여 임계치를 조정한다(ST.2). 이후, 선택된 셀에 대해 제어게이트에 프로그램전압(예컨대, 10V)을 인가하고, 소오스 확산층을 접지하며, 드레인 확산층에 동작전압(예컨대 5V)을 인가하여 채널일렉트론을 가속시킴으로써 터널 핫일렉트론(CHE)을 생성시키고, 이 CHE를 셀에 주입하여 데이터를 기록한다(ST.3). 또한, 데이터의 기록은 제이게이트에 10.5V, 드레인 확산층에 5.0V를 인가하고, 소오스 확산층을 오픈으로 하여 드레인 확산층과 기판의 접합을 브레이크다운시켜 애벌런시 핫일렉트론을 생성시키고, 이 AHE를 셀에 주입하여 데이터를 기록하도록 하여도 된다. 상기 AHE와 임계치의 조정에 사용된 AHE는 그 발생원인이 다르다. 즉, 임계치의 조정에 사용되는 AHE는 터널전류에 의해 유기되는 AHE이고, 데이터의 기록에 사용되는 AHE는 브레이크다운전류에 의해 유기되는 AHE이다. 또한, AHE가 발생된 때의 제어게이트에 대한 인가전압도 임계치전압 이하인가, 임계치전압 이상인가에 의해 서로 달리된다. 여기서, 제어게이트의 전압이 예컨대 임계치전압 이하의 저전압이면 부유게이트의 전위가 평형전위(VFG *)로 되지만, 제어게이트의 전압이 예컨대 임계치전압 이상의 고전압이면 AHE가 보다 강하게 가속되기 때문에 부유게이트에 대한 AHE의 주입량이 증가하여 부유게이트의 전위가 상기 평형전위 보다도 더욱 낮은 기록상태의 전위까지 시프트된다. 이와 같은 소거방법에 의하면, 프리프로그래밍, 인텔리전트의 어느 방식도 사용하지 않고서 데이터의 소거를 수행하여도 AHC주입에 의해 임계치를 상승시키기 때문에 셀이 과소거상태로 되지 않는다.
제20도는 그 외의 소거동작으로부터 기록동작까지의 플로우차트이고, 제21도는 제20도에 나타낸 소거동작과 셀의 임계치의 관계를 나타낸 도면이다.
제20도 및 제21도에 나타낸 바와 같이, 기록상태의 셀과 소거상태의 셀에 동시에 AHC를 주입한다(ST.1). 이에 따라, 임계치가 낮은 셀(소거상태)에는 AHE가 주입되어 그 임계치가 상기한 평형 임계치까지 상승한다. 이때, 임계치가 높은 셀(기록상태)의 셀의 임계치는 예컨대 제22도에 나타낸 AHH주입을 억제하는 방법을 이용하면, 거의 변화되지 않는다. 이후, 기록상태의 셀과 소거상태의 셀로부터 동시에 F-N터널전류에 의해 일렉트론을 인출한다(ST.2), 이후, 선택된 셀에 대해서 제25도를 참조하여 설명한 방법과 동일한 방법에 의해 CHE를 셀에 주입하여 데이터를 기록한다(ST.3). 이 방법에 의하면, F-N터널전류에 의해 데이터의 소거후, 소거상태의 셀의 임계치에 오차가 남지만 제25도에 나타낸 방법과 마찬가지로 AHC주입에 의해 임계치를 상승시키는 공정이 있기 때문에 셀이 과소거상태로 되지 않게 된다. 이와 같은 소거 방법에 의하면, AHC주입을, 예컨대 제어게이트의 전압을 0V로 하여 수행할 수 있기 때문에, 예컨대 제어 게이트의 전압을 12V로 하여 CHE를 셀에 주입하는 프리프로그래밍방법에 비해 소비전력을 적게 할 수 있다. 또한, F-N터널전류에 의한 데이터의 소거가 1회이면 되기 때문에 이와 같은 종류의 소거를 수회 반복하는 인텔리전트방법에 비해 데이터 소거에 필요한 시간을 단축할 수 있게 된다.
또한, 다음과 같은 소거방식도, 본 발명의 범위이다. 즉, F-N터널링에 의한 소거후 검색을 수행하여 과소거의 셀이 없는 것으로 판단된 경우에는 AHC주입을 수행하지 않고, 과소거상태의 셀이 있는 것으로 판단된 경우에만 그 비트선을 검지해서 그 비트선에 전위를 인가하여 드레인 확산층측으로부터의 AHC주입에 의한 임계치의 조정을 수행하는 방식으로, 이와 같은 방식을 사용한 경우에는 소비전력을 적게할 수 있다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 전후 인출후 셀의 임계치의 오차가 작아지게 되는 불휘발성 반도체 기억장치 및 그 동작방법을 제공할 수 있고, 또한 프리프로그래밍을 수행하지 않고서도 데이터의 과소거에 대한 문제를 개선시킬 수 있는 새로운 동작방법을 제공할 수 있다

Claims (33)

  1. 채널영역을 정의하는 제2도전형의 소오스 및 드레인영역과, 상기 채널영역상에 제공된 게이트 절연체, 이 게이트 절연체상에 제공된 전자유지수단 및 이 전자유지수단으로부터 절연적으로 공간지워진 제어게이트를 갖춘 제1도전형의 반도체기판을 포함하는 불휘발성 반도체 기억장치의 동작방법에 있어서, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 적어도 하나가 상기 제어게이트의 전위 보다 더 큰 전위를 갖도록, 상기 제어게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 하나와의 사이에 전압을 인가함으로써 상기 전자유지수단에 유지된 전자를 방출하는 단게와 ; 상기 드레인영역과 상기 소오스영역중 하나가 더 높은 전위로 되는 한편 상기 제어게이트에 0볼트의 전압을 동시에 인가하도록, 상기 소오스영역과 상기 드레인영역 사이에 전압을 인가하는 것에 의해 소정 값으로 상기 전자유지수단의 전위를 수렴하기 위해 애벌런시 핫캐리어를 상기 전자유지수단에 주입하는 단계를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  2. 제1항에 있어서, 상기 제어게이트에 0볼트가 인가될 경우, 상기 채널영역이 상기 제어게이트에 독출전압이 인가될 때 흐르는 것 보다 더 작은 채널전류를 운반하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  3. 제2항에 있어서, 상기 애벌런시 핫캐리어가 상기 제어게이트에 0볼트가 인가될 때 흐르는 채널전류에 의해 도입되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  4. 제3항에 있어서, 상기 전자유지수단이 부유게이트를 구비하여 이루어지고, 상기 게이트 절연체가 절연막을 구비하여 이루어지며, F-N터널전류가 상기 부유게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 어느 하나와의 사이의 상기 절연막을 통해 흐르도록 허용하기 위해, 상기 전자유지수단에 유지된 전자가 상기 제어게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 하나와의 사이에 전압을 인가함으로써 상기 소오스영역과 상기 드레인영역 및 상기 기판중 어느 하나로 방출되어 상기소오스영역과 상기 드레인영역 및 상기 기판중 상기어느 하나가 더 높은 전위로 되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  5. 제4항에 있어서, 상기 애벌런시 핫캐리어가 애벌런시 핫일렉트론과 애벌런시 핫홀을 포함하고, 상기 부유게이트는 상기 부유게이트에 주입된 상기 애벌런시 핫일렉트론의 양이 상기 부유게이트에 주입된 상기 애벌런시 핫홀의 양과 평형을 이루는 평형전위를 갖추며, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 상기 어느 하나로 상기 전자의 방출 후 상기 부유게이트의 전위가 상기 평형전위 보다 더 포지티브일 경우, 상기 애벌린시 핫홀 보다 더 많은 상기 애벌런시 핫일렉트론이 상기 부유게이트로 주입되고, 상기 부유게이트의 전위가상기 평형전위 보다 더 네가티브일 경우, 상기 애벌런시 핫일렉트론 보다 더 많은 상기 애벌런시 핫홀이 상기 부유게이트로 주입되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  6. 제5항에 있어서, 상기 부유게이트로의 상기 애벌런시 핫홀의 주입을 억제하기 위해, 상기 일렉트론이 상기 소오스영역과 상기 드레인영역 및 상기 기판중 상기 어느 하나로 방출되어 상기 부유게이트의 전위가 상기 평형전위 보다 더 포지티브로 되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  7. 제6항에 있어서, 상기 부유게이트의 전위가 상기 전자의 방출 후 상기 평형전위에 가까운 포지티브값으로 설정될 때, 상기 채널영역의 불순물농도가 증가함에 따라 상기 부유게이트의 전위의 보조에 기인한 임계치전압 감소를 금지하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  8. 채널영역을 정의하는 제2도전형의 소오스 및 드레인영역과, 상기 채널영역상에 제공된 게이트 절연체, 이 게이트 절연체상에 제공된 전자유지수단 및 이 전자유지수단으로부터 절연적으로 공간지워진 제어게이트를 갖춘 제1도전형의 반도체기판을 포함하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법에 있어서, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 적어도 하나가 상기 제어게이트의 전위 보다 더 큰 전위를 갖도록, 상기 제어게이트와, 상기 소오스영여과 상기 드레인영역 및 상기 기판중 하나와의 사이에 전압을 인가함으로써 상기 장치로부터 데이터를 소거하도록 상기 전자유지수단에 유지된 전자를 방출하는 단게와; 상기 소오스영역이상기 드레인영역 보다 더 높은 전위로 되는 한편 상기 제어게이트에 0볼트의 전압을 동시에 인가하도록, 상기 소오스영역과 상기 드레인영역 사이에 전압을 인가하는 것에 의해 소정 값으로 상기 전자유지수단의 전위를 수렴하기 위해 애벌런시 핫캐리어를 상기 전자유지수단에 주입하는 단계 ; 및 상기 드레인영역이 더 높은 전위로 되는 한편 상기 제어게이트에 독출전압 보다 더 높은 전압을 동시에 인가하도록, 상기 소오스영역과 상기 드레인영역 사이에 전압을 인가함으로써 상기 장치로 데이터를 프로그램하기 위해 상기 전자유지수단으로 전자를 주입하는 다게를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  9. 제8항에 있어서, 상기 제어게이트에 0볼트가 인가될 경우, 상기 채널영역이 상기 제어게이트에 독출전압이 인가될 때 흐르는 것 보다 더 작은 채널전류를 운반하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  10. 제9항에 있어서, 상기 애벌런시 핫캐리어가 상기 제어게이트에 0볼트가 인가될 때 흐르는 채널전류에 의해 도입되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  11. 제10항에 있어서, 상기 전자유지수단이 부유게이트를 구비하여 이루어지고, 상기 게이트 절연체가 절연막을 구비하여 이루어지며, F-N터널전류가 상기 부유게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 어느 하나와의 사이의 상기 절연막을 통해 흐르도록 허용하기 위해, 상기 전자유지수단에 유지된 전자가 상기 제어게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 하나와의 사이에 전압을 인가함으로써 상기 소오스영역과 상기 드레인영역 및 상기 기판중 어느 하나로 방출되어 상기 소오스영역과 상기 드레인영역 및 상기 기판중 상기 어느 하나가 더 높은 전위로 되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  12. 제11항에 있어서, 상기 애벌런시 핫캐리어가 애벌런시 핫일렉트론과 애벌런시 핫홀을 포함하고, 상기 부유게이트는 상기 부유게이트에 주입된 상기 애벌런시 핫일렉트론의 양이 상기 부유게이트에 주입된 상기 애벌런시 핫홀의 양과 평형을 이루는 평형전위를 갖추며, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 상기 어느 하나로 상기 전자의 방출 후 상기 부유게이트의 전위가 상기 평형전위 보다 더 포지티브일 경우, 상기 애벌런시 핫홀 보다 더 많은 상기 애벌런시 핫일렉트론이 상기 부유게이트로 주입되고, 상기 부유게이트의 전위가 상기 평형전위 보다 더 네가티브일 경우, 상기 애벌런시 핫일렉트론 보다 더 많은 상기 애벌런시 핫홀이 상기 부유게이트로 주입되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램장법.
  13. 제12항에 있어서, 상기 부유게이트로의 상기 애벌런시 핫홀의 주입을 억제하기 위해, 상기 일렉트론이 상기 소오스영역과 상기 드레인영역 및 상기 기판중 상기 어느 하나로 방출되어 상기 부유게이트의 전위가 상기 평형전위 보다 더 포지티브로 되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  14. 제13항에 있어서, 상기 부유게이트의 전위가 상기 전자의 방출 후 상기 평형전위에 가까운 포지티브값으로 설정될 때, 상기 채널영역의 불순물농도가 증가함에 따라 상기 부유게이트의 전위의 보조에 기인한 임계치전압 감소를 금지하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  15. 제8항에 있어서, 상기 장치를 위한 데이터를 프로그래밍하기 위해 주입된 전자가 채널 핫일렉트론인 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  16. 채널영역을 정의하는 제2도전형의 소오스 및 드레인영역과, 상기 채널영역상에 제공된 게이트 절연채, 이 게이트 절연체상에 제공된 전자유지수단 및 이 전자유지수단으로부터 절연적으로 공간지워진 제어게이트를 갖춘 제1도전형의 반도체기판을 포함하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법에 있어서, 상기 소오스영역이더 높은 전위로 되는 한편 상기 제어게이트에 0볼트의 전압을 동시에 인가하도록, 상기 소오스영역과 상기 드레인영역 사이에 전압을 인가함으로써 상기 전자유지수단에 애벌런시 핫캐리어를 주입하는 단계와 ; 상기 소오스영역과 상기 드레인영역 및 상기 기판중 적어도 하나가 상기 제어게이트의 전위 보다 더 큰 전위를 갖도록, 상기 제어게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 하나와의 사이에 전압을 인가함으로써 상기 장치로부터 데이터를 소거하도록 상기 전자유지수단에 유지된 전자를 방출하는 단게 및 ; 상기 드레인영역이 더 높은 전위를 갖는 한편 상기 제어게이트에 독출전압 보다 더 높은 전압을 동시에 인가하도록, 상기 소오스영역과 상기 드레인영역 사이에 전압을 인가함으로써 장치를 프로그램하도록 상기 전자유지수단에 핫채널 일랙트론을 주입하는 단계를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  17. 제16항에 있어서, 상기 제어게이트에 0볼트가 인가될 때, 상기 채널영역이 상기 제어게이트에 독출전압이 인가될 때 흐르는 것 보다 더 작은 채널전류를 운반하는 것을 특징으로 하는 불휘발성 반도체 기억장치의소거 및 프로그램방법.
  18. 제7항에 있어서, 상기 애벌런시 핫캐리어가 채널전류에 의해 도입되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  19. 제8항에 있어서, 상기 전자유지수단이 부유게이트를 구비하여 이루어지고, 상기 게이트 절연체가 절연막을 구비하여 이루어지며, F-N터널전류가 상기 부유게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 어느 하나와의 사이의 상기 절연막을 통해 흐르도록 허용하기 위해, 상기 전자유지수단에 유지된 전자가 상기 제어게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 하나와의 사이에 전압을 인가함으로써 상기 소오스영역과 상기 드레인영역 및 상기 기판중 어느 하나로 방출되어 상기 소오스영역과 상기 드레인영역 및 상기 기판중 상기 어느 하나가 더 높은 전위로 되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  20. 제19항에 있어서, 상기 애벌런시 핫캐리어가 애벌런시 핫일렉트론과 애벌런시 핫홀을 포함하고, 상기 부유게이트는 상기 부유게이트에 주입된 상기 애벌런시 핫일렉트론의 양이 상기 부유게이트에 주입된 상기 애벌런시 핫홀의 양과 평형을 이루는 평형전위를 갖추며, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 상기 어느 하나로 상기 전자의 방출 후 상기 부유게이트의 전위가 상기 평형전위 보다 더 포지티브일 경우, 상기 애벌런시 핫홀 보다 더 많은 상기 애벌런시 핫일렉트론이 상기 부유게이트로 주입되고, 상기 부유게이트의 전위가 상기 평형전위 보다 더 네가티브일 경우, 상기 애벌런시 핫일렉트론 보다 더 많은 상기 애벌런시 핫홀이 상기 부유게이트로 주입되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  21. 제20항에 있어서, 상기 부유게이트로의 상기 애벌런시 핫홀의 주입을 억제하기 위해, 상기 일렉트론이 상기 소오스영역과 상기 드레인영역 및 상기 기판중 상기 어느 하나로 방출되어 상기 부유게이트의 전위가 상기 평형전위 보다 더 포지티브로 되는 것을 특징으로 하는 불휘발성 반도체기억장치의 소거 및 프로그램방법.
  22. 제21항에 있어서, 상기 부유게이트의 전위가 상기 전자의 방출 후 상기 평형전위에 가까운 포지티브값으로 설정될 때, 상기 채널영역의 불순물농도가 증가함에 따라 상기 부유게이트의 전위의 보조에 기인한 임계치전압 감소를 금지하는 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  23. 반도체기판과 ; 상기 기판상에 형성되고, 채널영역을 정의하면서 상기 반도체기판상에 형성된 소오스 및 드레인영역과, 전자유지수단 및 상기 채널영역으로부터 절연적으로 공간지워진 제어게이트를 구비하는 다수의 메모리셀로 이루어진 메모리셀 어레이 ; F-N터널전류에 의해 상기 전자유지수단에 저장된 전자를 방출하도록 상기 기판의 전위와, 상기 메모리셀 어레이내의 각 셀의 상기 제어게이트와 상기 소오스영역 및 상기 드레인영역의 전위를 각각 제어하기 위한 터널소거제어회로 ; 상기 전자유지수단의 전위를 평형되도록, 상기 기판의 전위와, 상기 메모리셀 어레이내의 각 셀의 상기 제어게이트와 상기 소오스영역 및 상기 드레인영역의 전위를 각각 제어하여 상기 전자유지수단에 주입된 애벌런시 핫일렉트론의 양이 상기 전자유지수단에 주입된 애벌런시 핫홀의 양과 평형을 이루게 하고, 상기 전자유지수단에 애벌런시 핫일렉트론을 주입하도록 상기 제어게이트에 0볼트의 전압을 인가함과 더불어 상기 소오스영역에 상기 제어게이트의 전압보다 더 큰 전압을 인가하는 애벌런시 핫캐리어 주입제어회로 및 ; 상기 터널소거제어회로와 상기 애벌런시 핫캐리어 주입제어회로를 연속적으로 활성화/비활성화하기 위한 데어터소거제어수단을 구비하여 구성된 것을 특징으로 하는 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 기억장치.
  24. 채널영역을 정의하는 제2도전형의 소오스 및 드레인영역을 갖춘 제1도전형의 반도체기판과 ; 상기 채널영역상에 제공된 게이트 절연체 ; 이 게이트 절연체상에 제공된 전자유지수단 ; 이 전자유지수단으로부터 절연적으로 공간 지워진 제어게이트 ; 상기 소오스영역과 상기 드레인영역 및 상기 기판중 적어도 하나가 상기 제어게이트의 전위 보다 더 큰 전위를 갖도록, 상기 제어게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 하나와의 사이에 전압을 인가함으로써 상기 전자유지수단에 유지된 전자를 방출하기 위한 수단 및 ; 상기 소오스영역이 더 높은 전위로 되는 한편 상기 제어게이트에 0볼트의 전압을 동시에 인가하도록, 상기 소오스영역과 상기 드레인영역 사이에 전압을 인가하는 것에 의해 소정 값으로 상기 전자유지수단의 전위를 수렴하기 위해 애벌런시 핫캐리어를 상기 전자유지수단에 주입하기 위한 수단을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  25. 채널영역을 정의하는 제2도전형의 소오스 및 드레인영역을 갖춘 제1도전형의 반도체기판과 ; 상기 채널영역상에 제공된 게이트 절연체 ; 이 게이트 절연체상에 제공된 전자유지수단 ; 이 전자유지수단으로부터 절연적으로 공간지워진 제어게이트 ; 상기 소오스영역과 상기 드레인영역 및 상기 기판중 하나가 상기 제어게이트의 전위 보다 더 큰 전위를 갖도록, 상기 제어게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 하나와의 사이에 전압을 인가함으로써 상기 장치로부터 데이터를 소거하도록 상기 전자유지수단에 유지된 전자를 방출하기 위한 수단 ; 상기 소오스영역이 더 높은 전위로 되는 한편 상기 제어게이트에 0볼트의 전압을 동시에 인가하도록, 상기 소오스영역과 상기 드레인영역 사이에 전압을 인가하는 것에 의해 소정 값으로 상기 전자유지수단의 전위를 수렴하기 위해 애벌런시 핫캐리어를 상기 전자유지수단에 주입하기 위한 수단 및 ; 상기 드레인영역이 더 높은 전위로 되는 한편 상기 제어게이트에 독출전압 보다 더 높은 전압을 동시에 인가하도록, 상기 소오스영역과 상기 드레인영역 사이에 전압을 인가함으로써 상기 장치로 데이터를 프로그램하기 위해 상기 전자유지수단으로 전자를 주입하기 위한 수단을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  26. 채널영역을 정의하는 제2도전형의 소오스 및 드레인영역과, 상기 채널영역상에 제공된 게이트 절연체, 이 게이트 절연체상에 제공된 캐리어 유지수단 및 이 캐리어 유지수단으로부터 절연적으로 공간지워진 제어게이트를 갖춘 제1도전형의 반도체기판을 포함하는 불휘발성 반도체 기억장치의 동작방법에 있어서,F-N터널전류를 발생시키도록 상기 제어게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 하나와의 사이에 전압을 인가함으로써 상기 캐리어 유지수단에 유지된 캐리어를 방출하는 단계와 ; 상기 드레인영역과 상기 소오스영역중 하나가 더 높은 전위로 되는 한편 상기 제어게이트에 0볼트의 전압을 동시에 인가하도록, 상기 소오스영역과 상기 드레인영역 사이에 전압을 인가하는 것에 의해 소정 값으로 상기 캐리어 유지수단의 전위를 수렴하기 위해 애벌런시 핫캐리어를 상기 캐리어 유지수단에 주입하는 단계를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  27. 제26항에 있어서, 상기 데이터가 상기 방출단계에서 상기 메모리장치로부터 소거되고, 데이터가 소거된 상기 메모리장치의 임계치가 특정 임계치로 수렴되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  28. 제27항에 있어서, 상기 애벌런시 핫캐리어가 채널전류에 의해 도입되는 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  29. 채널영역을 정의하는 제2도전형의 소오스 및 드레인영역과, 상기 채널영역상에 제공된 게이트 절연체, 이 게이트 절연체상에 제공된 부유게이트 및 이 부유게이트로부터 절연적으로 공간지워진 제어게이트를 갖춘 제1도전형의 반도체기판을 포함하는 불휘발성 반도체 기억장치의 동작방법에 있어서, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 적어도 하나가 상기 제어게이트의 전위 보다 더 큰 전위를 갖도록, 상기 제어게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 하나와의 사이에 전압을 인가함으로써 강기 부유게이트에 유지된 전자를 방출하는 단계와 ; 상기 드레인영역과 상기 소오스영역중 하나가 더 높은 전위로 되는 한편 상기 제어게이트에 0볼트의 전압을 동시에 인가하도록, 상기 소오스영역과 상기 드레인영역 사이에 전압을 인가하는 것에 의해 소정 값으로 상기 부유게이트의 전위를 수렴하기 위해 애벌린시 핫캐리어를 상기 부유게이트에 주입하는 단계를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  30. 채널영역을 정의하는 제2도전형의 소오스 및 드레인영역과, 상기 채널영역상에 제공된 게이트 절연체, 이 게이트 절연체상에 제공된 부유게이트 및 이 부유게이트로부터 절연적으로 공간지워진 제어게이트를 갖춘 제1도전형의 반도체기판을 포함하는 불휘발성 반도체 기억장치의 동작방법에 있어서, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 적어도 하나가 상기 제어게이트의 전위 보다 더 큰 전위를 갖도록, 상기 제어게이트와, 상기 소오스영역과 상기 드레인영역 및 상기 기판중 하나와의 사이에 전압을 인가함으로써 상기 부유게이트에 유지된 전자를 방출하는 단계와 ; 상기 소오스영역이 더 높은 전위로 되는 한편 상기 제어게이트에 0볼트의 전압을 동시에 인가하도록, 상기 소오스영역과 상기 드레인영역 사이에 전압을 인가하는 것에 의해 소정 값으로 상기 부유게이트의 전위를 수렴하기 위해 애벌런시 핫케리어를 상기 소오스영역으로부터 상기 부유게이트에 주입하는 단계를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치의 동작방법.
  31. 채널영역을 정의하는 제2도전형의 제1 및 제2영역을 갖춘 제1도전형의 반도체기판과 ; 상기 채널 영역상에 제공된 게이트 절연체 ; 이 게이트 절연체상에 제공된 전자유지수단 ; 이 전자유지수단으로부터 절연적으로 공간지워진 제어게이트 ; 상기 제어게이트와 이 제어게이트 보다 더 큰 전위를 갖는 상기 제1영역 사이에 전압을 인가함으로써 상기 장치로부터 데이터를 소거하도록 상기 제1영역으로 방출되는 상기 전자유지수단에 유지된 전자를 방출하기 위한 수단 ; 제1영역이 더 높은 전위로 되는 한편 상기 제어게이트에 0볼트의 전압을 동시에 인가하도록, 상기 제1영역과 상기 제2영역 사이에 전압을 인가함으로써 소정값으로 상기 전자유지수단의 전위를 수렴하기 위해 상기 전자유지수단에 상기 제1영역으로부터 상기 전자유지수단으로 주입되는 애벌런시 핫캐리어를 주입하기 위한 수단 및 ; 상기 제2영역이 더 높은 전위로 되는 한편 상기 제어게이트에 독출전압 보다 더 높은 전압을 동시에 인가하도록, 상기 제1영역과 상기 제2영역 사이에 전압을 인가함으로써 상기 장치로 데이터를 프로그램하기 위해 상기 제2영역으로부터 상기 전자유지수단에 전자를 주입하기 위한 수단을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  32. 채널영역을 정의하는 제2도전형의 제1 및 제2영역과, 상기 채널영역상에 제공된 게이트 절연체, 이 게이트 절연체상에 제공된 전자유지수단 및 이 전자유지수단으로부터 절연적으로 공간지워진 제어게이트를 갖춘 제1도전형의 반도체기판을 포함하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법에 있어서, 상기 제1영역이 상기 제어게이트의 전위 보다 더 큰 전위를 갖도록, 상기 제어게이트와 상기 제1영역 사이에 전압을 인가함으로써 상기 장치로부터 데이터를 소거하기 위해 상기 제1영역으로 방출되는 상기 전자유지수단에 유지된 전자를 방출하는 단계와 ; 제1영역이 더 높은 전위로 되는 한편 상기 제어게이트에 0볼트의 전압을 동시에 인가하도록, 상기제1영역과 상기 제2영역 사이에 전압을 인가함으로써 소정 값으로 상기 전자유지수단의 전위르 수렴하기 위해 상기 전자유지수단에 상기 제1영역으로부터 상기 전자유지수단으로 주입되는 애벌런시 핫캐리어를 주입하기 위한 단계 및 ; 상기 제2영역이 더 높은 전위로 되는 한편 상기 제어게이트에 독출전압 보다 더 높은 전압을 동시에 인가하도록, 상기 제1영역과 상기 제2영역 사이에 전압을 인가함으로써 상기 장치로 데이터를 프로그램하기 위해 상기 제2영역으로부터 상기 전자유지수단에 전자를 주입하기 위한 단계를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
  33. 제16항에 있어서, 상기 장치를 위한 데이터를 프로그램하기 위해 상기 주입된 전자가 채널 핫일렉트론인 것을 특징으로 하는 불휘발성 반도체 기억장치의 소거 및 프로그램방법.
KR1019920011330A 1991-06-27 1992-06-27 불휘발성 반도체 기억장치 및 그 동작방법 KR960011188B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP91-157063 1991-06-27
JP15706391 1991-06-27

Publications (2)

Publication Number Publication Date
KR930001234A KR930001234A (ko) 1993-01-16
KR960011188B1 true KR960011188B1 (ko) 1996-08-21

Family

ID=15641406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920011330A KR960011188B1 (ko) 1991-06-27 1992-06-27 불휘발성 반도체 기억장치 및 그 동작방법

Country Status (4)

Country Link
US (3) US5452248A (ko)
EP (1) EP0520505B1 (ko)
KR (1) KR960011188B1 (ko)
DE (1) DE69217738T2 (ko)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5452251A (en) 1992-12-03 1995-09-19 Fujitsu Limited Semiconductor memory device for selecting and deselecting blocks of word lines
JP3342730B2 (ja) * 1993-03-17 2002-11-11 富士通株式会社 不揮発性半導体記憶装置
EP0621604A1 (en) * 1993-04-23 1994-10-26 STMicroelectronics S.r.l. Method for recovering floating-gate memory cells with low threshold voltage in flash-EEPROM memory devices
JP3462894B2 (ja) * 1993-08-27 2003-11-05 株式会社東芝 不揮発性半導体メモリ及びそのデータプログラム方法
US6091639A (en) 1993-08-27 2000-07-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and data programming method
US5576991A (en) * 1994-07-01 1996-11-19 Advanced Micro Devices, Inc. Multistepped threshold convergence for a flash memory array
US5680350A (en) * 1994-12-14 1997-10-21 Micron Technology, Inc. Method for narrowing threshold voltage distribution in a block erased flash memory array
US5650964A (en) * 1995-06-07 1997-07-22 Advanced Micro Devices, Inc. Method of inhibiting degradation of ultra short channel charge-carrying devices during discharge
EP0757356B1 (en) * 1995-07-31 2001-06-06 STMicroelectronics S.r.l. Flash EEPROM with controlled discharge time of the word lines and source potentials after erase
EP0793238A1 (en) * 1996-02-29 1997-09-03 STMicroelectronics S.r.l. Electrically programmable non-volatile memory cells device for a reduced number of programming cycles
JPH09320287A (ja) * 1996-05-24 1997-12-12 Nec Corp 不揮発性半導体記憶装置
JP3450625B2 (ja) * 1997-02-10 2003-09-29 東芝マイクロエレクトロニクス株式会社 不揮発性半導体記憶装置とその動作方法
US5956268A (en) * 1997-02-12 1999-09-21 Hyundai Electronics America Nonvolatile memory structure
JPH10261292A (ja) * 1997-03-18 1998-09-29 Nec Corp 不揮発性半導体記憶装置の消去方法
KR20000043884A (ko) * 1998-12-29 2000-07-15 김영환 스플리트 게이트형 플래쉬 메모리 셀의 소거 방법
TW451427B (en) * 1999-02-19 2001-08-21 Mitsubishi Electric Corp Non-volatile semiconductor memory device and the driving method, operation method and manufacturing method of the same
US6456537B1 (en) * 2000-06-27 2002-09-24 Alliance Semiconductor Techniques for erasing an erasable programmable read only memory (EPROM) cell
JP4083975B2 (ja) 2000-12-11 2008-04-30 株式会社ルネサステクノロジ 半導体装置
KR100395769B1 (ko) * 2001-06-21 2003-08-21 삼성전자주식회사 비휘발성 메모리 장치의 소거 방법
US6784483B2 (en) * 2002-09-04 2004-08-31 Macronix International Co., Ltd. Method for preventing hole and electron movement in NROM devices
US7759719B2 (en) * 2004-07-01 2010-07-20 Chih-Hsin Wang Electrically alterable memory cell
KR100558004B1 (ko) * 2003-10-22 2006-03-06 삼성전자주식회사 게이트 전극과 반도체 기판 사이에 전하저장층을 갖는비휘발성 메모리 소자의 프로그램 방법
US7079424B1 (en) * 2004-09-22 2006-07-18 Spansion L.L.C. Methods and systems for reducing erase times in flash memory devices
DE102005023460A1 (de) * 2005-05-20 2006-11-30 Infineon Technologies Ag Verfahren zum Betreiben eines MOSFET als Antifuse
DE602006009662D1 (de) * 2006-08-24 2009-11-19 St Microelectronics Srl Verfahren zur Einengung der Schwellspannungsverteilung gelöschter Flash-Speicherzellen während Schreiboperationen
US10303998B2 (en) 2017-09-28 2019-05-28 International Business Machines Corporation Floating gate for neural network inference

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4173791A (en) * 1977-09-16 1979-11-06 Fairchild Camera And Instrument Corporation Insulated gate field-effect transistor read-only memory array
JPS5571072A (en) * 1978-11-24 1980-05-28 Hitachi Ltd Semiconductor nonvolatile memory
JPS57157573A (en) * 1981-03-25 1982-09-29 Fujitsu Ltd Semiconductor non-volatile memory cell
US4742491A (en) * 1985-09-26 1988-05-03 Advanced Micro Devices, Inc. Memory cell having hot-hole injection erase mode
IT1191566B (it) * 1986-06-27 1988-03-23 Sgs Microelettronica Spa Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione
JPS63249375A (ja) * 1987-04-06 1988-10-17 Oki Electric Ind Co Ltd 半導体記憶装置のデ−タ消去方法
DE3884820T2 (de) * 1987-07-29 1994-01-27 Toshiba Kawasaki Kk Nichtflüchtige Halbleiterspeichereinrichtung.
EP0369676B1 (en) * 1988-11-17 1995-11-08 Seiko Instr Inc Non-volatile semiconductor memory device.
JP2638654B2 (ja) * 1990-02-06 1997-08-06 三菱電機株式会社 半導体不揮発性記憶装置
JPH0453096A (ja) * 1990-06-19 1992-02-20 Toshiba Corp アナログ記憶装置
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
DE4205061C2 (de) * 1991-02-19 2000-04-06 Toshiba Kawasaki Kk Nichtflüchtige Halbleiter-Speicheranordnung
US5272669A (en) * 1991-02-20 1993-12-21 Sundisk Corporation Method and structure for programming floating gate memory cells

Also Published As

Publication number Publication date
EP0520505B1 (en) 1997-03-05
EP0520505A2 (en) 1992-12-30
US5452248A (en) 1995-09-19
KR930001234A (ko) 1993-01-16
DE69217738T2 (de) 1997-07-24
US5623445A (en) 1997-04-22
DE69217738D1 (de) 1997-04-10
EP0520505A3 (ko) 1995-02-15
US5751636A (en) 1998-05-12

Similar Documents

Publication Publication Date Title
KR960011188B1 (ko) 불휘발성 반도체 기억장치 및 그 동작방법
US6777292B2 (en) Set of three level concurrent word line bias conditions for a NOR type flash memory array
US6567316B1 (en) Nonvolatile semiconductor memory device and method of erasing data of nonvolatile semiconductor memory device
US6046932A (en) Circuit implementation to quench bit line leakage current in programming and over-erase correction modes in flash EEPROM
US20070036001A1 (en) Floating-gate nonvolatile semiconductor memory device
US6363013B1 (en) Auto-stopped page soft-programming method with voltage limited component
US6314027B1 (en) Flash memory device capable of preventing an over-erasure of flash memory cells and erase method thereof
JP4205311B2 (ja) フローティングゲートを利用した半導体不揮発性メモリ
JP2009266356A (ja) Ｎａｎｄ型フラッシュメモリ
WO2002061759A2 (en) Flash memory device and method of erasing
US6438037B1 (en) Threshold voltage compacting for non-volatile semiconductor memory designs
US5521867A (en) Adjustable threshold voltage conversion circuit
EP1175680B1 (en) Ramped or stepped gate channel erase for flash memory application
JP3974778B2 (ja) 不揮発性半導体メモリ装置およびそのデータ消去方法
US6452840B1 (en) Feedback method to optimize electric field during channel erase of flash memory devices
US6285588B1 (en) Erase scheme to tighten the threshold voltage distribution of EEPROM flash memory cells
KR100924377B1 (ko) 높은 칼럼 누설이 존재하는 ｎｏｒ 플래쉬 메모리 셀들을위한 정확한 검증 장치 및 방법
US7170796B1 (en) Methods and systems for reducing the threshold voltage distribution following a memory cell erase
US8576633B2 (en) 1T smart write
US6023426A (en) Method of achieving narrow VT distribution after erase in flash EEPROM
KR19990047973A (ko) 불휘발성 반도체 메모리를 소거하는 회로 및 방법
JPH08227589A (ja) 不揮発性メモリ
US7778081B2 (en) Method for performing operations by applying periodic voltage pulses to control gate of an ono memory cell
US6198664B1 (en) APDE scheme for flash memory application
JP2835245B2 (ja) 不揮発性半導体記憶装置およびその動作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110720

Year of fee payment: 16

EXPY Expiration of term