KR960010199B1 - 디지탈 신호처리 칩 제어장치 - Google Patents

디지탈 신호처리 칩 제어장치 Download PDF

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Abstract

내용없음

Description

디지탈 신호처리 칩 제어장치
제1도는 본 발명에 따른 IDCT용 DSP 제어장치를 구현하는 HDTV의 디코더를 도시한 개략적인 블록도.
제2도는 제1도의 IDCT 제어기의 바람직한 실시예를 도시한 상세블럭도.
제3도 (가) 및 (나)는 제1도 및 제2도의 각부 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : IDCT 제어기11 : 지연기
12 : 데이터 변환기13 : 제1분주기
14 : 제2분주기20 : 제1IDCT용 DSP.
30 : 제2IDCT용 DSP.
본 발명은 역이산 코이산 변환(inverse discrete cosine transform ; IDCT)용 디지탈 신호처리(digital signal processor : DSP) 칩 제어장치에 관한 것으로, 특히 일반화된 DCT 및 IDCT용 DSP일 고화질 텔레비젼(HDTV) 디코더 시스템에 사용할 수 있도록 DSP 칩을 제어하는 디지탈 신호처리 칩 제어장치에 관한 것이다.
통상적으로, HDTV 디코더 시스템은 각 화면에 대한 수신정보를 거대 구획(macro block : MB) 단위로 신호 처리하도록 설계된다. 즉, MB와 MB 사이에는 특정 MB의 전송 유무와 전송되는 MB내에 MB를 구성하는 8×8블럭들에 대한 중요정보 또는 각각의 전송 유무를 나타내기 위해 데이터 포맷(data format)에서의 앞부분에 소정의 데이터로 구성된 헤더(header)가 설정된다.
따라서 한 MB를 구성하는 블럭들은 시간 차(time gap) 없이 연속적으로 입력되는 반면, MB와 MB간에는 전술한 헤더의 구성으로 인해 시간 차가 발생한다.
HDTV 또는 다른 영상부호화 장치등에 적용되는 상기 DCT 및 IDCT용 DSP 칩은 통상 시간차 없이 연속적으로 입력되는 8×8 블럭에 대해 작동된다.
만약 블럭과 블럭간에 시간차가 발생될 경우에는 그 시간차가 64사이클(cycle)의 정수배가 되어야만 요구되는 정확한 결과를 얻을 수가 있다. 그러나, 일반적인 HDTV 디코더 시스템에서의 MB와 MB간에 발생하는 시간차는 전술한 시간차 조건을 전혀 만족하지 못한다는 문제점이 있다.
따라서 본 발명은 전술한 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 DCT 및 IDCT용 DSP칩을 HDTV 디코더 시스템에 사용할 때 자동적으로 각종 동작을 제어하며, 처리된 화소값을 다른 디코더 장치로 출력할 수 있는 디지탈 신호처리 칩 제어장치를 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명에 따르면, 역양자화기로부터의 MB 프래그신호와 시스템 클럭에 의거하여 이산코사인 변환된 영상 데이터를 역이산코사인 변환하기 위한 적어도 두개의 제어신호를 발생하는 IDCT 제어기(10)와, 상기 IDCT 제어기(10)로 부터의 제1제어신호에 응답하여 상기 역양자화기로부터 제공되는 DCT변환계수를 역변환하는 제1IDCT용 DSP(20)와, 상기 IDCT 제어기(10)로 부터의 제2제어신호에 응답하여 상기 역양자화기로부터 제공되는 DCT 변환계수를 역변하는 제2IDCT용 DSP(30)를 포함하며, 상기 제1 및 제2IDCT용 DSP(20, 30)는 상기 IDCT 제어기(10)로부터 제공되는 적어도 두개의 상기 제어신호에 따라 교번적으로 동작되도록 구성된 디지탈 신호처리 칩 제어장치에 있어서, 상기 IDCT 제어기(10)는 한 MB에 대한 데이터가 전송되고 있는 동안은 하이레벨을 유지하고, 상기 MB의 헤더가 처리되는 동안은 로우레벨을 유지하는 MB 프래그신호를 소정 사이클 지연된 MB 프래그신호로서 출력하는 지연기(11)와; 상기 지연기(11)의 출력신호에 기초하여 홀수번째 MB을 IDCT 하기 위한 인에이블(OE1)로서 상기 1IDCT용 DSP(20)로 출력하며, 상기 인에이블(OE1)을 분주하여 상기 짝수번째 MB을 IDCT하기 위한 인에이블(OE2)로서 상기 제2IDCT용 DSP(30)로 출력하는 제1분주기(13)와; 상기 지연기(11)로부터의 소정 사이클 지연된 MB 프래그신호를 반전하고, 상기 반전된 MB 프래그신호에서 상기 소정 사이클 지연구간만을 재반전하여 변환된 신호를 출력하는 데이터 변환기(12)와; 상기 데이터 변환기(12)의 출력신호에 근거하여 상기 제1IDCT용 DSP의 동작을 초기화하기 위한 리셋(RESET1)신호를 상기 제1IDCT용 DSP(20)로 출력하며, 상기 리셋(RESET1)신호를 분주하여 상기 제2IDCT용 DSP의 동작을 초기화하기 위한 리셋(RESET2)신호를 제2IDCT용 DSP(30)로 출력하는 제2분주기(14)로 구성됨을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도면 1은 본 발명에 따른 디지탈 신호처리 칩 제어장치를 구현하는 블럭도로서, HDTV 디코더(100)는 IDCT 제어기(10), 제1,2IDCT용 DSP(20)(30)로 구성된다.
IDCT 제어기(10)는 도시된 바와 같이 HDTV 디코더의 역양자화기(도시안됨)로부터 MB 프래그신호 및 시스템 클럭신호를 입력하여 인에이블(out enable : OE1,2)를 후술하는 제1,2IDCT용 DSP(20)(30)로 각기 전달하며, 또한 리셋트(reset; RESET 1,2)를 제1, 2 IDCT용 DSP(20)(30)로 각기 전달되도록 구성된다.
여기서 MB 프래그신호는 한 MB에 대한 데이터가 전송되고 있는 동안은 하이레벨이고, 전술한 헤드신호 처리기간 동안은 로우레벨을 유지한다.
보다 상세하게는, IDCT 제어기(10)는 지연기(11)와, 데이터 변환기(12), 제1분주기(13) 및 제2분주기(14)로 구성된다.
지연기(11)은 한 MB에 대한 데이터가 전송되고 있는 동안은 하이레벨을 유지하고, 상기 MB의 헤더가 처리되는 동안은 로우레벨을 유지하는 MB 프래그신호를 소정 사이클 지연된 MB 프래그신호로서 후술하는 데이터 변환기(12)와 제1분주기(13)로 제공되도록 구성된다.
데이터 변환기(12)는 지연기(11)의 소정 사이클 지연된 MB 프래그신호를 반전하고, 상기 반전된 MB 프래그신호에서 상기 소정 사이클 지연구간만을 재반전하여 변환된 신호를 후술하는 제2분주기(14)로 제공되도록 구성된다.
제1분주기(13)는 지연기(11)의 출력신호에 기초하여 홀수번째 MB을 역DCT하기 위한 인에이블(OE1)로서 상기 제1IDCT용 DSP(20)로 출력하며, 상기 인에이블(OE1)을 분주하여 상기 짝수번째 MB을 역DCT하기 위한 인에이블(OE2)로서 상기 제2IDCT용 DSP(30)로 출력하도록 구성된다.
제2분주기(14)는 데이터 변환기(12)의 출력신호에 근거하여 상기 제1IDCT용 DSP의 동작을 초기화학 위한 리셋(RESET1) 신호를 상기 제1IDCT용 DSP(20)로 출력하며, 상기 리셋(RESET1) 신호를 분주하여 상기 제2IDCT용 DSP의 동작을 초기화하기 위한 리셋(RESET2) 신호를 제2IDCT용 DSP(30)로 출력하도록 구성된다.
예를들어 1MB가 10개의 블럭으로 이루어졌다고 가정하면, MB 플래그 신호로부터 10개의 블럭에 대한 출력을 가능케 하는 상기 OE1,2신호와 상기 제1,2IDCT용 DSP(20)(30) 2개의 IDCT용 DSP 중 하나의 DSP가 출력하고 있는 동안은 다른 DSP의 출력을 제한하고 초기 상태로 재설정하는 리셋(RESET1,2)를 공급한다.
제1,2IDCT용 DSP(20)(30)는 IDCT 제어기(10)에서 제공되는 제어신호들(OE,OE2,RESET1,RESET2)을 각각 전달받고, 또한 데이터 블럭 스타트(data block start : DBS) 신호와 역양자화기로부터 제공되는 DCT계수(coefficient)(DCTCOEF)를 입력받는 후 기설정된 사이클이 경과한 다음부터 화소값(pixel value)을 움직임 보상부(도시안됨)등으로 출력하기 시작한다.
전술한 바와 같이, 이와같은 제1,2IDCT용 DSP(20)(30)는 교대로 입력 DCTCOEF에 대한 출력 화소값을 각 MB에 대하여 생성한다.
도면 2는 전술한 도면 1에서의 IDCT 제어기(10)에 대한 바람직한 실시예를 동일 기판상에 집적한 상세블럭도이다. 상기 IDCT제어기(10)는 지연기(11), 데이터 변환기(12), 제1,2분주기(13)(14)를 포함한다.
상기 DCT 및 IDCT DSP가 예를들어 입력시간과 출력시간간의 간격이 n cycle인 경우, 이 n시간동안은 입력되는 데이터에 대한 신호처리 수행중이므로 리셋트가 인가되면 안된다.
따라서, 지연기(11)는 전술한 바와같이 역양자화기로부터 입력되는 MB 프래그신호를 n(여기서 n은 168)사이클을 지연시키고, 그 지연된 MB 프래그신호를 제1,2IDCT용 DSP(20)(30)로 각각 전달한다.
데이터 변환기(12)는 지연기(11)로부터 n사이클 지연된 MB 프래그신호를 반전하고 후술하는 제1분주기(13)에서 제공되는 OE1이 하이레벨이 되기 이전에 RESET 1이 하이레벨로 되는 부분을 로우레벨로 생성하여 후술하는 제2분주기(14)로 전달한다.
제1,2분주기(13)(14)는 지연기(11)로부터 출력되는 n사이클 지연된 MB 프래그신호 및 상기 데이터 변환기(12)로부터 출력되는 신호를 각각 2분주하여 OE1, OE2, RESET1 및 RESET2를 생성한다.
도면 3(가) 및 (나)는 전술한 도면 1 및 도면 2에 입력 또는 출력되는 신호 파형도이다. 먼저 도면 3(가)에서, MB 프래그신호는 역양자화기로부터 거대 구획(MB) 단위로 입력되는 파형이고, DBS1은 상기 역양자화기로부터 구획(block) 단위로 입력되는 파형이며, DBS2는 전술한 바와 같이 제1 및 제2IDCT용 DSP(20)(30)가 서로 역으로 작동하도록 상기 DBS1 파형보다 통상 1MB 사이클 지연시켜 상기 제2IDCT용 DSP(30)로 전달한다.
OE1 및 OE2는 도시된 바와 같이, MB 프래그신호가 IDCT제어기(10)로 입력되면, 제1 및 제2IDCT용 DSP(20)(30)의 동작이 서로 역으로 동작되도록 한다.
즉, OE1가 로우 레벨이며, OE2는 하이레벨로 설정하여 각기 제1,2IDCT용 DSP(20)(30)로 전달한다.
또한, RESET1 및 RESET2는 제1,2IDCT용 DSP(20)(30)에서 예를들어, 제1IDCT용 DSP(20)이 동작하고 있는 동안 다른 제2IDCT DSP(30)은 동작되지 못하도록 억제하고 초기상태로 재설정하게 된다.
도면 3(나)를 참조하면, MB 프래그신호는 도면 3(가)에서 MB와 동일한 신호 파형이며, 예를들면 n사이클 지연된MB 프래그신호가 DCT 및 IDCT에서 입력시간과 출력시간간의 간격이 n사이클인 경우, 이 시간동안에는 입력되는 데이터에 대한 동작중이므로 리셋트가 인가되지 않도록 상기 MB 프래그 신호파형을 n사이클동안 지연한 신호파형이다.
상기 반전된 신호는 상기 데이터 변환기(12)로 입력되는 n지연된 신호를 입력하여 반전한 파형이며, 데이터 변환기(12)의 출력신호는 상기 반전된 신호에서 상기 데이터 변환기(12)가 상기 OE1이 하이레벨이 되기 이전 RESET1가 하이레벨 부분(T1)을 로우레벨로 출력하는 신호파형이다.
전술한 바와 같이 본 발명은 DCT 및 IDCT용 DSP칩이 MB마다 동작하므로 제어함으로써 HDTV 디코더에서 요구하는 화소값을 다른 디코더장치로 보다 정확하고 신속하게 제공할 수 있는 효과가 있다.

Claims (1)

  1. 역양자화기로부터의 MB 프래그신호와 시스템 클럭에 의거하여 이산코사인 변환된 영상 데이터를 역이산코사인 변환하기 위한 적어도 두개의 제어신호를 발생하는 IDCT 제어기(10)와, 상기 IDCT 제어기(10)로 부터의 제1제어신호에 응답하여 상기 역양자화기로부터 제공되는 DCT변환계수를 역변환하는 제1IDCT용 DSP(20)와, 상기 IDCT 제어기(10)로 부터의 제2제어신호에 응답하여 상기 역양자화기로부터 제공되는 DCT 변환계수를 역변하는 제2IDCT용 DSP(30)를 포함하며, 상기 제1 및 제2IDCT용 DSP(20, 30)는 상기 IDCT 제어기(10)로부터 제공되는 적어도 두개의 상기 제어신호에 따라 교번적으로 동작되도록 구성된 디지탈 신호처리 칩 제어장치에 있어서, 상기 IDCT 제어기(10)는 한 MB에 대한 데이터가 전송되고 있는 동안은 하이레벨을 유지하고, 상기 MB의 헤더가 처리되는 동안은 로우레벨을 유지하는 MB 프래그신호를 소정 사이클 지연된 MB 프래그신호로서 출력하는 지연기(11)와; 상기 지연기(11)의 출력신호에 기초하여 홀수번째 MB을 IDCT 하기 위한 인에이블(OE1)로서 상기 1IDCT용 DSP(20)로 출력하며, 상기 인에이블(OE1)을 분주하여 상기 짝수번째 MB을 IDCT하기 위한 인에이블(OE2)로서 상기 제2IDCT용 DSP(30)로 출력하는 제1분주기(13)와; 상기 지연기(11)로부터의 소정 사이클 지연된 MB 프래그신호를 반전하고, 상기 반전된 MB 프래그신호에서 상기 소정 사이클 지연구간만을 재반전하여 변환된 신호를 출력하는 데이터 변환기(12)와; 상기 데이터 변환기(12)의 출력신호에 근거하여 상기 제1IDCT용 DSP의 동작을 초기화하기 위한 리셋(RESET1)신호를 상기 제1IDCT용 DSP(20)로 출력하며, 상기 리셋(RESET1)신호를 분주하여 상기 제2IDCT용 DSP의 동작을 초기화하기 위한 리셋(RESET2)신호를 제2IDCT용 DSP(30)로 출력하는 제2분주기(14)로 구성됨을 특징으로 하는 디지탈 신호 처리 칩 제어장치.
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