KR960007565B1 - 헤더처리순서신호 자동발생장치 - Google Patents

Abstract

내용 없음.

Description

헤더처리순서신호 자동발생장치

제1도(a)는 헤더 및 전송계수의 전송 포맷도.

제1도(b)는 화면이 다수의 슬라이드로 나누어지는 상태를 나타낸 상태도.

제1도(c)는 슬라이드가 다수의 메크로 블럭으로 나누어지는 상태를 나타낸 상태도.

제1도(d)는 메크로 블럭을 이루는 다수의 블럭을 나타낸 상태도.

제1도(e)는 헤더 및 전송계수의 전송순서를 나타내는 도면.

제2도는 본 발명에 따른 헤더처리순서신호 자동발생장치의 블럭도.

제3도는 본 발명에 따른 헤더처리순서 자동발생장치에 구성되는 헤더순서신호 발생기의 회로도.

제4도는 본 발명에 따른 헤더처리순서 발생기의 주요부분 파형도.

제5도는 본 발명에 따른 헤더처리순서 발생장치의 헤더순서 발생기가 출력하는 신호의 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 순서신호 출력회로 11~19 : 헤더순서신호 발생기

20 : 리세트 제어회로 21 : 계수기

30 : 리세트 제어회로 31 : CBP 헤더계수기

32 : MBA 헤더계수기 33 : SSC 헤더계수기

FF1,FF2 : D플립플롭 A1,A2 : 앤드게이트

본 발명은 고선명 화상처리장치에 관한 것으로서, 더욱 상세하게는 소정 포맷으로 전송되는 각종 헤더(Header)들의 순서를 알리는 헤더순서신호를 자동으로 출력함으로서 전송된 상기 헤더들을 각각 병렬로 처리할 수 있게 한 헤더처리순서신호 자동발생장치에 관한 것이다.

디지탈 방식의 고선명 화상처리장치에 전송되는 데이타들은 일반적으로 제1도(a)에 도시된 바와 같은 포맷을 갖는다.

상기 제1도(a)에서 PSC(Picture Start Code)란 화상시작코드를 의미하는 것으로 제1도(b)에 도시된 바와같이 한 프레임의 화면이 시작된다는 것을 알리는 헤더신호이며, SSC(Slice Start Code)는 슬라이드 시작코드로서 제1도(b)에 도시된 바와같이 한 프레임의 화면을 n개의 슬라이드들로 분할하는 경우, 상기 각 슬라이드(S1∼Sn)들의 시작을 알리는 헤더이다. 따라서, 상기 SSC 헤더만이 전송되는 경우, 어떠한 슬라이드(S1∼Sn)의 시작을 알리는 것인지 알 수 없으므로 SSC 헤더 다음에는 전송되고 있는 슬라이서의 위치(수직위치)를 알리는 슬라이드 수직위치(Slice Vertical Position ; 이하 SVP라 함) 헤더가 전송된다. 상기 SVP 헤더 다음에 전공되는 슬라이드 양자화계수(Quantization Parameter ; 이하 squant라 함) 헤더는 영상 데이타의 전송측에서 행한 양자화율을 알리는 헤더이다. 그리고 메크로 블럭 어드레스(Macro Block address ; 이하 MBA라 함) 헤더는 상기 각 슬라이드(S1∼Sn)들이 제1도(c)에 도시된 바와같이 다수개의 메크로 블럭(MB1∼MBn)들로 분할되므로, 각 슬라이드들내에서의 메크로 블럭(MB1∼MBn)의 위치를 나타내는 헤더이다.

이때, 상기 각 메크로 블럭(MB1∼MBn)은 제1도(d)에 도시된 바와같이 소정의 갯수의 화소에 대한 변환계수들을 갖는 휘도영상 블럭(B1∼B8)과 색차영상 블럭(B9,B10)으로 이루어진다. 상기 MBA 헤더 다음에 전송되는 메크로 블럭 형태(type of MB ; 이하 Mtype라 함) 헤더는 해당 메크로 블럭(MB1∼MBn)내에 어떠한 데이타가 있는지 알려주는 헤더이며 코드화 블럭위치(Coded Block Position ; 이하 CBP라 함)헤더는 메크로 블럭내에 있는 상기 블럭(B1~B10)들중 전송해야할 데이타가 있는 블럭의 위치를 나타내는 헤더이다.

상기 블럭(B)들은 통상 8×8, 즉 64개의 화소들에 대한 데이타로 구성되어 있으며, 전송측은 이들 각 화소들에 대한 데이타를 변환계수(Transform coefficient ; 이하 Tcoeff라 함)로서 전송하게 된다. 이때, 상술한 바와같이 한 블럭내의 모든 화소들에 대한 데이타를 Tcoeff로서 전송되면, 다른 블럭의 화소에 대한 데이타를 Tcoeff로 전송해야 하므로 한 블럭내의 모든 화소데이타들이 전송되었음을 알리는 헤더가 필요하며, 제1도(a)의 블럭종료(end of block ; 이하 eob라 함) 헤더는 상기 역할을 행하는 헤더이다.

상술한 바와같이 하나의 프레임화면에 대한 데이타는 다수의 슬라이드(S1∼Sn)들로 분할되고, 상기 슬라이드(S1∼Sn)들 각각은 다시 메크로 블럭(MB1∼MBn)으로 분할되며, 상기 메크로 블럭들은 다수의 블럭(B1~Bn)으로 이루어짐을 알 수 있다. 따라서, 한 프레임에 대한 모든 화소의 데이타들을 전송하기 위해서는 제1도(e)에 도시된 바와, 먼저 한 프레임의 시작을 알리는 PSC 헤더 및 소정 슬라이드의 시작과 슬라이드(S1∼Sn) 및 메크로 블럭(MB1∼MBn)을 지정하는 SVP, MBA, CBP 헤더가 전소되어야 할 것이다.

이때, 물론 상기 슬라이드 및 메크로 블럭의 양자화율 및 이동 벡터등을 알리는 기타 헤더(squant, Mtype, MVD)들이 전송되어야 한다. 이와같은 헤더들에 의해 소정블럭이 지정되고 Tcoeff들에 의해 소정 블록의 화소데이타들이 전송되면, 상술한 바와같이 eob 헤더가 전송된다. 이때, 상기 메크로 블럭(MB)내에는 다수의 블럭(B)이 존재하므로, CBP 헤더에 의해 지정된 블럭들의 Tcoeff들이 전송된다. 이를 본 명세서에서는 제1과정이라 한다.

상기 제1과정의 연속적 수행에 의하여 메크로 블럭(MB)내 모든 블럭(B)의 Tcoeff들이 전송되면, MBA헤더 및 Mtype, MVD가 전송되어 다른 메크로 블럭(MB)을 지정한 후 상기 제1과정을 계속 수행하게 된다. 본 명세서에서는 이러한 과정을 제2과정이라 한다. 상기 슬라이드(S)들내의 모든 메크로 블록(MB)의 Tcoeff들이 전송된 후에는 상기 SSC 및 SVP 헤더 Squant 헤더를 전송함으로서 또다른 슬라이드를 지정하고, 상기 제2과정을 계속하여 수행하면 결국 한 프레임내의 모든 Tcoeff들이 전송된다. 이를 제3과정이라 한다. 이때, 모든 슬라이드(S1∼Sn)들이 전송된 후에는 PSC 헤더가 전송되어 새로운 프레임의 시작임을 알린 후 상기 제1∼3과정을 다시 수행하게 된다. 이것이 제4과정으로 도시되어 있다.

이와같은 순서를 갖고 전송되는 헤더들 및 Tcoeff들을 처리하는 종래의 장치들은, 상술한 헤더들 및 Tcoeff들을 전송순으로 순차적으로 처리하게 된다 즉, 상술한 바와같이, 입력된 각종 헤더들을 후단 디코더에서 처리하여 화면내의 소정 분할 구역을 지정하고, 그후에 전송되어진 Tcoeff들을 처리해야 한다. 그러나, 이러한 방식은 상기 헤더들 및 Tcoeff들이 고속으로 전송되어, 고속처리를 요하는 경우에는 특별히 고속으로 동작하는 하드웨어를 사용해야 한다. 그러나, 고속으로 동작하는 DSP(Digital Signal Processor)들은 그 구성이 복잡하며, 특히 고가라는 문제가 있다.

본 발명은 이러한 문제를 해결하기 위한 것으로서, 본 발명의 목적은 전송되는 헤더들을 병렬로서 각각 처리할 수 있도록 상기 헤더들의 전송순서에 따른 헤더 순서신호를 출력할 수 있게 한 헤더처리순서 발생장치를 제공함으로서 고속전송되는 헤더들 및 전송계수들을 고속으로 처리할 수 있게 하는데 있다.

이러한 목적을 달성하기 위한 본 발명의 특징은, 소정의 순서를 갖고 전송되는 화상시작코드, 슬라이드 시작코드, 메크로 블럭 어드레스용을 포함하는 다수의 헤더들과, 변환계수들을 처리하는 고선명 화상처리장치에 있어서, 인에이블신호 및 리세트신호에 의해 구동 및 리세트가 제어되는 다수의 헤더순서신호 발생기가 순차적으로 인에이블되고, 리세트신호에 의해 선택적으로 리세트되도록 하여 상기 헤더순서신호 발생기들이 상기 헤더들의 전송순서에 맞추어 헤더순서신호 및 변환계수 순서신호를 출력하게 한 순서신호 출력회로와 ; 상기 순서신호 출력회로의 변환계수 순서신호에 의해 구동하고, 상기 변환계수에 의해 전송된 화소데이타의 수를 계수하여 하나의 블럭을 이루는 화소데이타가 전송될때, 블럭종료헤더를 출력하는 변환계수 전송판단회로와 ; 상기 변환계수 전송판단회로의 블럭종료헤더에 의해 구동하여 상기 순서신호 출력회로를 이루는 헤더순서신호 발생기들에 선택적으로 리세트신호를 인가하는 리세트 제어회로를 구비한 헤더순서신호 발생장치에 있다.

이하 본 발명의 일실시예를 첨부된 도면에 따라 상세히 설명한다.

제2도는 본 발명에 따른 헤더순서신호 발생장치의 블럭도로서, 순서신호 출력회로(10), 변환계수 전송판단회로(20)와 리세트 제어회로(30)로 구성된다. 상기 순서신호 출력회로(10)는 다수의 헤더순서신호 발생기(11∼19)로 되어, 상기 헤더순서신호 발생기(11∼19)가 외부의 인에이블신호 및 리세트 제어회로(30)의 리세트신호에 의하여 헤더의 전송순서에 맞추어 소정펄스의 헤더순서신호 및 변환계수 순서신호를 출력하기 위한 것으로, 각 헤더순서신호 발생기(11∼19)는 제3도와 같이 구성된다. 상기 헤더순서신호 발생기(11∼19)의 구성을 더욱 구체적으로 설명하면, 헤더순서 발생기(11∼19) 각각은 인에이블신호가 인가될때 구동하여 소정폭의 펄스를 출력하고 다음단의 헤더순서 발생기에 인에이블신호를 출력하기 위한 것으로서, 도시된 바와같은 제1,2조합부(1),(2)로 구성되어 있다.

이때, 상기 제1,2조합부(1),(2)는 도시된 바와같이 앤드게이트(A1),(A2)와 D플립플롭(FF1),(FF2)으로 각각 구성되어 있다. 이를 구체적으로 보면, 상기 제1조합부(1)의 앤드게이트(A1)는 외부의 인에이블신호(EA1)와 상기 D플립플롭(FF2)의 반전출력단자(Q2바)의 출력을 조합하게 구성되며, 상기 D플립플롭(FF1)은 외부의 클럭신호(CK1)에 동기되어 상기 앤드게이트(A1)의 출력을 단자(Q1)로 출력하게 구성된다. 그리고, 상기 제2조합부(2)의 앤드게이트(A2)는 상기 D플립플롭(FF1) 단자(Q1)의 출력신호와 외부의 클럭(CK2)을 조합하여 상기 D플립플롭(FF2)의 클럭단자에 인가하도로 구성된다. 이때, 상기 클럭(CK2)은 상기 클럭(CK1)에 대하여 1/4이 지연되어 인가되도록 구성되고, 상기 D플립플롭(FF2)의 입력단(D)에는 소정의 전원(Vcc)이 인가되도록 하여 상기 D플립플롭(FF2)이 상기 앤드게이트(A2)의 출력에 동기되어 단자(Q2)를 통해 하이레벨의 인에이블신호(EA2)를 출력하도록 구성한다. 이때, 상기 D플립플롭(D2) 단자(Q2)의 인에이블신호(EA2)는, 다음단의 헤드순서신호 발생기(12∼19)의 인에이블신호(EA1)로서 인가되도록 이루어진다. 즉, 헤드순서신호 발생기(11)의 입력 인에이블신호(EA1)는 외부의 신호이나, 다음단의 헤드순서신호 발생기(12)에 인가되는 인에이블신호는 상기 헤드순서신호 발생기(11)의 D플림플롭(FF2)에서 출력되는 인에이블신호(EA2)가 되도록 연결된다. 상기 헤드순서신호 발생기(12∼19) 역시 상기 헤드순서 발생기(11),(12)와 동일한 방법으로 연결된다.

그리고, 상기 변환계수 판단회로(20)는 계수기(21)로 구성된다. 상기 계수기(21)는 런-랭스(Run-Length)의 가변길이로 되는 변환계수를 전송되는 각 화소들의 데이타를 카운팅하여 하나의 블럭(B)을 이루는 총화소의 데이타 전송이 완료될때 캐리를 출력하도록 이루어진다. 이때, 상기 메크로 블럭(MB)을 이루는 블럭(B)중에는 화소의 데이타가 전송되지 않는 블럭(B)이 존재한다. 이와같이 화소데이타가 전송되지않는 블럭의 경우에는 블럭의 화소데이타를 0으로 대치한 후 상기 계수기(21)가 화소데이타(0의 값을)를 카운팅하도록 이루어진다.

그리고, 상기 리세트 제어회로(30)는 상기 변환계수 판단회로(20)의 판단신호에 따라 상기 순서신호 발생회로(10)를 이루는 헤더순서신호 발생기(11∼19)를 선택적으로 리세트하기 위한 것으로 CBP 헤더계수기(31), MBA 헤더계수기(32) 및 SSC 헤더계수기(33)로 이루어진다. 이를 더욱 구체적으로 설명하면, 상기CBP 헤더계수기(31)는 상기 계수기(21)의 캐리를 계수하여 메크로 블럭(MB)을 이루는 블럭의 총갯수(예컨대 10에 도달할때) 캐리를 발생하여 상기 헤더순서신호 발생기(15),(19)의 D플립플롭(FF2)에 상기 캐리를 리세트신호로서 인가하도록 구성되며, 상기 MBA 카운터(32)는 상기 CBP 헤더계수기(31)의 캐리를 계수하여 슬라이드(5)를 이루는 메크로 블럭(MB)의 총갯수에 이르는 값이 계수될때 캐리를 발생하여 상기 헤더순서신호 발생기(12)의 D플립플롭(FF2)에 상기 캐리를 리세트신호로서 인가하도록 구성한다. 그리고, SSC 헤더카운터(33)는 슬라이드의 총갯수에 이르는 값이 계수될때, 캐리를 발생하여 상기 헤더순서 발생기(11)의 D플립플롭(FF2)에 상기 캐리를 리셋트신호로서 인가하도록 구성한다.

이와같이 구성된 본 발명에 따른 헤더처리순서신호 자동발생장치는, 헤더들의 전송순러에 맞추어 상기 헤더순서 발생기(11~19)가 헤더순서 신호들 및 변환계수 순서신호를 출력하게 되므로 각 헤더들을 처리하는 헤더처리기들을 병렬로 구성할 수 있어 헤더들을 고속처리할 수 있게 된다.

먼저, 이러한 헤더순서 발생기(11∼19)의 작동을 제4도의 파형도를 참조하여 설명한다.

상기 D플립플롭(FF1)의 클럭단자에는 내부시스템으로부터 클럭(CK1)이 인가되나, 상기 앤드게이트(A1)는 인에이블신호(EA1)가 하이 레벨로 되기전까지는 로우 레벨로 출력한다. 따라서, 상기 D플립플롭(FF1)은 출력단자(Q1)를 통해 로우 레벨의 신호를 출력하므로 상기 D플립플롭(D2)의 클럭단자에 인가되는 신호는 클럭(CK2)에 관계없이 로우 레벨이 되어 상기 D플립플롭(FF2) 역시 출력단자(Q2)를 통해 로우 레벨의 신호를 출력하고, 반전출력단자(Q2바)를 통해 하이 레벨의 신호를 출력한다, 상기 Q2바의 출력단자는 상기 출력단자(Q2)의 출력을 반전하여 출력하는 단자를 의미한다. 이때, 시점(t1)에서 상기 인에이블신호(EA1)가 하이 레벨로 변환되면, 상기 D플립플롭(FF1)은 시점(t2)에서 상기 클럭(CK1)의 상승에지에 동기되어 출력단자(Q1)는 하이 레벨의 신호를 출력한다. 상기 출력단자(Q1)의 신호는 앤드게이트(A2)에서 클럭(CK2)과 조합되므로, 상기 D플립플롭(FF2)의 클럭단자에는 시점(t2)에서 상기 클럭(CK2)이 인가될 것이다. 이때, 상기 플립플롭(FF2)의 입력단자(D)에는 전원(Vcc)이 연결되어 있으므로 상기 D플립플롭(FF6)은 상기 앤드게이트(A2)의 출력펄스에 동기되어 시점(t3)에서 단자(Q2)를 통해 하이 레벨의 신호를 출력하고, 단자(Q2바)를 통해서는 로우 레벨의 신호를 출력하게 된다. 상기 D플립플롭(FF2) 단자(Q2바)의 출력은 상술한 바와같이 인에이블신호(EA1)와 앤드게이트(A1)에서 조합되므로 상기 앤드게이트(A1)는 D플립플롭(FF2)의 반전단자(Q2바)의 로우 레벨신호에 의해 로우 레벨을 출력하여 상기 D플립플롭(FF1)에 인가한다. 따라서, 상기 D플립플롭(FF1)은 시점(t4)에서 상기 클럭(CK1)의 상승에지에 동기되어 단자(Q1)를 통해 로우 레벨을 출력하게 된다. 이때, 시점(t5)에서 상기 D플립플롭(D2)의 리세트단자(RE)에 로우 레벨의 리세트신호가 인가되면, 상기 D플립플롭(FF2)은 리세트되어 반전단자(Q2바)를 통해 하이 레벨을 출력하므로, 상술한 과정을 다시 수행하게 된다.

상술한 동작을 행하는 헤더순서신호 발생기(11∼19)들이 제2도에 도시된 바와같이 연결되어 있다. 따라서, 상기 헤더순서 발생기(11)에 인에이블신호(EA1)가 인가되면, 상기 헤더순서신호 발생기(11)는 상술한 바와같이 D플립플롭(FF1)의 단자(Q1)를 통해 시점(t3∼t4)동안 하이 레벨의 펄스(P4)를 출력하게 된다.

이때, 상기 D플립플롭(FF2)의 단사(Q2)로부터 출력되는 펄스(P6)는 헤더순서신호 발생기(11)의 다음단에 연결되는 헤더순서신호 발생기(12)의 인에이블신호(EA1)로서 인가되므로 상기 헤더순서 발생기(12)의 D플립플롭(FF1)의 출력단자(Q1)는 시점(t4)에서 펄스(P9)를 출력하게 된다.

그리고, 상기 헤더순서 발생기(11)의 인에이블신호(EA2)는 다음단의 헤더순서 발생기(12)가 펄스(P10)를 출력하게 할 것이다. 즉, 상기 헤더순서 발생기(11∼19)들은 펄스(P4)를 순차적으로 출력하게 되는 것이다.

제5도에는 상술한 바와같이 동작하는 상기 헤더순서 발생기(11∼19)들의 D플립플롭(FF1) 출력단자(Q1)로부터 출력되는 펄스들(P11∼P19)을 도시하였다. 이때, 상기 계수기(21)는 상기 펄스(P19)가 인가될때 구동하도록 구성되어 있으므로, 상기 펄스(P19)에 의해 구동후, 변환계수로서 전송되는 화소데이타의 갯수를 카운팅한다. 상기 계수기(21)는 계수결과, 하나의 블럭을 형성하는 화소의 갯수가 카운팅되면 캐리를 출력하게 된다. 이러한 계수기(21)의 캐리는 상기 CBP 헤더계수기(31)에서 계수되어진다. 상기 CBP 헤더계수기(31)는 메크로 블럭(MB)을 이루는 블럭의 갯수(본 명세서에서는 10개로 하였다)에 해당하는 캐리가 카운팅될때, 캐리를 발생하여 사이 헤더순서신호 발생기(15),(19)의 D플립플롭 리세트단자(RE)에 인가한다. 따라서, 상기 헤더순서 발생기(15)의 D플립플롭(FF2)은 리세트되어 상기 헤더순서 발생기(15∼19)은 상기 펄스(P15∼P16)를 다시 출력하게 된다. 이때, 상기 MBA 계수기(32)는 상기 CBP 헤더계수기(31)의 캐리를 카운팅하여 하나의 슬라이드를 이루는 총메크로 블럭수 만큼이 계수될때, 캐리를 발생하여 상기 헤더순서 발생기(12)의 D플립플롭(FF2)를 리세트시키게 된다. 또한, 헤더순서신호 발생기(19)는 하나의 메크로블럭(MB)내의 화소를 처리하기 위한 순서신호 발생기로 하나의 메크로 블럭 기간중에는 하이 레벨을 유지하고, CBP 헤더계수기의 캐리가 발생하면 메크로 블럭의 처리가 완료된 것을 의미하게 되므로 CBP 헤더계수기의 캐리에 의해 리세트되어 하나의 메크로 블럭내의 화소처리를 완료하게 된다. 따라서, 상기 헤더순서 발생기(12∼19)들은 상기 펄스들(P12∼P19)을 다시 출력하고, 그후, 상기 CBP 헤더계수기(31)에 의한 상기 헤더순서 발생기(15)의 D플립플롭(FF2) 리세트제어의 과정을 다시 수행하게 된다. 상술한 과정에 의하여 상기 MBA 헤더계수기(32)에서 출력한 캐리를 상기 SSC 헤더계수기(33)는 계수하여 하나의 프레임을 형성하는 슬라이드의 갯수만큼의 캐리가 발생할때, 상기 헤더순서신호 발생기(11)의 D플립플롭(FF2)을 리세트시킴으로서 상기 헤더순서 발생기(11∼19)들은 상기 펄스들(P11∼P19)을 다시 출력하게 된다.

상술한 바와같은 과정을 수행하는 각 헤더순서 발생기(11∼19)들의 펄스발생순서는 종래 기술 설명부분에서 설명한 헤더들의 전송순서와 동일하다는 것을 용이하게 알 수 있을 것이다. 즉, 상기 헤더순서신호 발생기(11)의 펄스를 상기 PSC 헤더의 전송을 알리는 순서신호로 사용하고, 상기 각 헤더순서신호 발생기(11∼18)의 출력펄스 각각을 상술한 SSC, SVP, Squant, MBA Mtype, MVD, CBP 헤더의 전송을 알리는 순서신호로 사용하며, 상기 헤더순서신호 발생기(19)의 출력펄스를 상기 변환계수(Tcoeff)의 전송을 알리는 신호로 사용하고, 상기 계수기(21)의 캐리를 eob 신호로 사용한다면, 상기 헤더들의 전송순서와 상기 헤더 순서신호 발생기(11∼19)들의 펄스 출력순서가 동일함을 알 수 있을 겻이다. 따라서, 상기 헤더순서신호 발생기(11∼19)의 후단에 상기 헤더(PSC, SSC, SVP, Squant, MBA, Mtype, MVP) 각각을 처리할 수 있는 헤더처리장치를 연결하고, 상기 헤더처리장치가 상기 헤더순서신호 발생기의 출력펄스에 의해 구동되게 함으로서 전송된 헤더들을, 상기 헤더 처리장치에 의해 병렬처리가 가능하여 헤더를 고속으로 처리할 수 있는 것이다.

즉, 본 발명은 헤더순서신호 발생기들이 순차적으로 소정의 펄스를 출력하게 하고, 계수기들을 이용하여, 상기 헤더순서신호 발생기들의 리세트를 제어하여, 헤더들의 전송순서와 동일한 순서로, 상기 헤더순서신호 발생기들이 펄스를 출력하게 함으로서, 전송되는 헤더들을 병렬로 처리할 수 있게 하는 효과가 있는 것이다.

Claims (9)

1. 소정의 순서를 갖고 전송되는 화상시작, 슬라이드시작, 메크로 블럭 어드레스용을 포함하는 헤더들과 변환계수들을 처리하는 고선명 화상처리장치에 있어서, 인에이블신호 및 리세트신호에 의해 구동 및 리세트가 제어되는 다수의 헤더순서신호 발생기들이 순차적으로 인에이블되고, 리세트신호에 의해 선택적으로 리세트되도록 연결하여 상기 헤더순서신호 발생기들이 상기 헤더들의 전송순서에 맞추어 헤더순서신호 및 변환계수 순서신호를 출력하게 한 순서신호 출력회로와 ; 상기 순서신호 출력회로의 변환계수 순서신호에 의해 구동하여 변환계수에 의한 화소데이타를 계수하여 한 블럭에 해당하는 화소데이타의 전송을 판단하여 블럭종료 헤더로서 출력하는 변환계수 전송판단회로와 ; 상기 변환계수 전송판단회로의 블럭종료헤더에 따라 구동하여 상기 순서신호 출력회로의 헤더순서신호 발생기에 선택적으로 리세트신호를 인가하는 리세트 제어회로를 구비하는 헤더처리순서신호 자동발생장치.
2. 제1항에 있어서, 상기 헤더순서신호 발생기는, 입력 인에이블신호와 출력 인에이블신호를 조합하고 제1클럭신호에 동기되어 헤더순서신호를 출력하는 제1조합부와 ; 상기 제1조합부의 헤더순서신호 및 제2클럭신호를 조합하여 출력 인에이블신호를 출력하며, 리세트신호에 의해 리세트되는 제2조합부를 구비하는 헤더처리순서신호 자동발생장치.
3. 제1항에 있어서, 상기 순서신호 출력회로는, 화상시작, 슬라이드시작, 슬라이드 양자화계수, 메크로 블럭 어드레스, 메크로 블럭형태, 이동벡터, 코드화 블럭 위치용 헤더 및 변환계수의 전송순서를 각각 알리는 헤더순서신호 발생기들을 구비하는 헤더처리순서신호 자동발생장치.
4. 제1항에 있어서, 상기 리세트 제어회로는, 상기 변환계수 전송판단회로의 블럭종료헤더가 인가된 횟수를 계수하여 메크로 블럭을 이루는 블럭의 갯수에 해당할때 캐리를 출력하는 제1계수기와 ; 상기 제1계수기의 캐리를 계수하여, 슬라이드를 이루는 메크로 블럭의 갯수에 해당할때 캐리를 발생하여 상기 메크로 블럭 어드레스 헤더의 전송순서를 알리는 헤더순서신호 발생기에 리세트신호로서 인자하는 제2계수기와 ; 상기 제2계수기의 캐리를 계수하여 화면의 한 프레임을 형성하는 슬라이드의 갯수에 해당할때 캐리를 발생하여 상기 화면 시작용 헤더의 전송순서를 알리는 헤더순서신호 발생기에 리세트신호로서 인가하는 제3계수기를 포함하는 헤더처리순서신호 자동발생장치.
5. 제2항에 있어서, 상기 제1조합부는, 입력 인에이블신호와 출력 인에이블신호를 조합하는 제1게이트와 ; 상기 제1게이트의 출력을 제1클럭에 동기시켜 헤더순서신호로서 출력하는 제1D플립플롭을 구비하는 헤더처리순서신호 자동발생장치.
6. 제2항에 있어서, 상기 제2조합부는, 상기 제1조합부의 헤더순서신호를 제2클럭신호와 조합하는 제2게이트와 ; 입력단자가 전원에 연결되며, 상기 제2게이트의 출력을 클럭으로 사용하고, 상기 리세트신호에 의해 선택적으로 리세트되는 제2D플립플롭을 구비하는 헤더처리순서신호 자동발생장치.
7. 제2항에 있어서, 상기 제2클럭신호는 상기 제1클럭신호보다 1/4이 지연되어 상기 제2게이트에 인가되는 헤더처리순서신호 자동발생장치.
8. 제5항에 있어서, 상기 제1게이트는 앤드게이트로 구성하는 헤더처리순서신호 자동발생장치.
9. 제6항에 있어서, 상기 제2게이트는 앤드게이트로 구성하는 헤더처리순서신호 자동발생장치.