JPH01309589A

JPH01309589A - ビデオ信号処理用制御信号発生器

Info

Publication number: JPH01309589A
Application number: JP1062323A
Authority: JP
Inventors: Maximilian Riegel; マクシミリアン・リーゲル
Original assignee: Philips Gloeilampenfabrieken NV
Current assignee: Koninklijke Philips NV
Priority date: 1988-03-18
Filing date: 1989-03-16
Publication date: 1989-12-13
Also published as: EP0333273A3; EP0333273A2; US5003393A; DE3809075A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はビデオ信号を処理する制御信号発生器に関する
ものである。斯る制御信号発生器は例えばビデオ画像を
符号化するのに用いることができる。この場合にはこの
制御信号発生器は、例えばドイツ国特許第３６１３３９
３号に開示されているコーグの一部を構成する。

基準信号およびテスト信号の振幅をアドレス可能メモリ
に記憶するようにした基準信号およびテレビジョンテス
ト信号発生器が欧州特許第００３４９５６号から既知で
ある。この（第１）メモリは第１カウンタにより直接ア
ドレスされると共に、第２カウンタにより、第１メモリ
のアドレスが記憶されている第２メモリを介して間接的
にアドレスされる。両カウンタは異なる周波数のクロッ
ク信号でクロックされ、本質的にはラインおよび画素カ
ウンタに対応する。既知の装置は同期信号によって同様
の構成の他の装置と同期させることができる。

本発明の目的はフィールド同期パルスを用いてビデオ信
号を同期化し得る出力信号を発生すると共に関連するビ
デオ信号に対するフィールド同期パルスの位相を任意に
し得る制御信号発生器を提供することにある。

本発明ビデオ信号処理用制御信号発生器は、この目的を
達成するために、（１）ビデオ画像の順次の等しい長さのタイムインター
バルと関連するアドレスを有し、各アドレスには関連す
るタイムインターバル中に発生される制御信号が有すべ
き２進符号振幅が記憶されているアドレス可能メモリと
、（ｉｉ）カウンタクロックパルスでクロックされ、ビデ
オ画像の順次のタイムインターバルに対応するアドレス
を順次発生し、前記アドレス可能メモリのアドレス入力
端子に供給する手段であって、カウンタクロックパルス
の周波数はビデオ画像の全てのアドレスがビデオ画像の
時間長中に走査されるように選択してあるカウンタ装置
と、（ｉｉｉ　）前記カウンタ装置をビデオ画像の最終
タイムインターバルのアドレスにおいて次のビデオ画一
〇− 像の第１タイムインターバルのアドレスにセットさせる
、前記アドレス可能メモリの出力と前記カウンタ装置と
の間の帰還路とを具えたことを特徴とする。

本発明の実施例を図面を参照して詳細に説明する。

第１図の制御信号発生器は１ビデオフレームの情報を２
個の順次のビデオフィールドに含んでいるビデオ信号と
同期する。この点に関し、ビデオフレームとビデオフィ
ールドの区別が重要でない限り、ビデオフレーム又はビ
デオフィールドに対しビデオ画像なる語を用いるものと
する。

図示の制御信号発生器は存在するビデオ画像を符号化す
るのに必要とされる制御信号ＳＳを発生する。制御信号
ＳＳの特定の内容はアドレス入力端子が２個のカウンタ
Ｚｌ、　Ｚ２を具えるカウンタ装置Ｚの出力端子に接続
されたプログラマブルメモリＰＲＩの記憶内容により決
まる。カウンタ２１．　Ｚ２の各位置はプログラマブル
メモリＰＲＩのアドレスに対応する。

制御信号ＳＳの詳細な説明はビデオ画像の特定の符号化
の詳細な説明を必要とする。符号化はここに記載した問
題の主題でないため、制御信号ＳＳについては詳細に説
明しない。

カウンタＺｌ、　Ｚ２の位置に応じて、この位置に対応
するビット組合せ、即ち制御信号ＳＳの２進符号化振幅
がメモＵＰＲＩの出力端子に現われ、この振′幅はサン
プルホールド回路Ｚｌｌｌにより保持され、その出力端
子に１パルスの聞出力される。サンプルホールド回路Ｚ
ｌｌｌおよびカウンタＺｌ、　Ｚ２にはカウンタクロッ
クパルスＴが供給される。

カウンタＺ１の各位置はフィールドの始端と終端との間
の順次のタイムインターバルの各々に対応する。カウン
タＺ１は２．５ＭＨｚでクロックされ且つビデオ信号符
号化用制御信号発生器はＣＣＩＲ標準規格に従うために
、カウント位置０はフィールドの第１タイムインターバ
ルに対応し、カウント位置５００８０は最終インターバ
ルに対応する。

メモリＰＲＩの出力がラインＳ１を経てカウンタＺ１の
クリア入力端子Ｃに帰還されるために、カウンタＺ１は
位置５００８０から位置Ｏヘリセットされる。これは、
メモリＰＲＩが位置５０（１８０においてリセットパル
スをラインＳ１に発生するようにプログラムされている
ためである。

１ビツトカウンタｚ２の出力端子の信号の状態および従
ってラインＳ３上の信号の状態はフィールドの番号を表
わす。この信号の状態が高レベルの場合には第１フィー
ルドに対応し、低レベルの場合には第２フィールドに対
応する。カウンタＺ１をリセットするパルスはラインＳ
３上の信号の状態も変化させる。その理由は、このパル
スがカウンタＺ２を入力端子Ｅにおいて１つのカウンタ
クロックパルスＴに対しエネーブルするためである。フ
ィールドの計数により、メモ’Ｊ　ＰＲＩの出力端子お
よびサンプルホールド回路の出力端子から供給されるビ
ット組合せをフィールドごとに相違させることができる
。

ライン旧、　Ｈ２はフィールド同期パルス用のラインで
ある。ライン旧は第１フィールドの同期パルスを供給し
、ラインＨ２は第２フィールドの同期パルスを供給する
。これらライン上に何のパルスも発生しない場合、制御
信号発生器は制御されず、ビデオフレームの周期の持続
時間で反復する制御信号を周期的に発生する。フィール
ド同期パルスの発生瞬時が名目上各フィールドに対し同
一に維持されなければ、フィールド同期パルスはフィー
ルド内の任意の瞬時に発生し得る。ＯＲゲートＧｌは各
フィールド同期パルスをラインＳ４上に通す。これらフ
ィールド同期パルスはカウンタＺ１およびＺ２のロード
入力端子りに供給される。フィールド同期パルスが発生
すると、カウンタＺ１はメモリＳＰ２に記憶されている
アドレスがロードされる。このアドレスはフィールドの
開始時とフィールド同期パルスの発生時との間のタイム
インターバルの数を表わす。メモ’Ｊ　ＳＦ３内に記憶
するアドレスを変化させると共にプログラマブルメモ１
ＪＰＩｔｌ内のプログラムを変化させることにより、処
理すべきビデオ信号に対する制御信号の位相位置をフィ
ールド同期パルスの位置と無関係に任意に選択すること
ができる。制御信号発生器がビデオフィールド−１〇− 同期パルスと完全に同期している場合には、カウンタＺ
１がメモ！Ｊ　ＳＦ３に記憶されているアドレスに到達
する瞬時にこのアドレスがカウンタＺ１にロードされる
。これがため、この場合にはカウンタＺ１のカウントは
補正されない。

ビデオフィールド同期パルスＨ１およびＨ２は異なるフ
ィールドと関連するため決して同時に発生しない。これ
がため、カウンタＺ２は第１フィールドの同期パルスが
ラインＨ１に発生するとき２進値゛１″′がロードされ
、第２フィールドの同期パルスがラインＨ２に発生する
とき２進値ｕ　Ｏｕがロードされる。

また、カウンカＺ１のいくつかの段の出力、ゲー）Ｇｌ
の出力並びにサンプルホールド回路ＺＷの１つの出力を
制御装置ＰＲ２の入力端子に接続する。サンプルホール
ド回路ＺＷと制御装置ＰＲ２との間の接続線、即ちライ
ンＳ２はビデオフィールドの最終タイムインターバル中
に信号ＳＳ内に発生する、カウンタクロックパルスＴと
同期したパルスを伝送する。

第２図に示すように、制御装置ＰＲ２は複数のゲ−）Ｇ
２．　Ｇ３．　Ｇ４を具える論理回路を含み、この回路
によりカウンタＺ１が所定のアドレスインターバル内に
あるか否かを決定する。第２図に示すように、カウンタ
ｚ１の段９〜１４の出力端子を論理回路Ｇ２．　Ｇ３．
　Ｇ４の入力端子に接続する。これら入力端子に２進値
０が存在する場合、論理回路Ｇ２．　Ｇ３゜Ｇ４の出力
に２進値ＩＩ　Ｉ　ＩＩが発生し、他の場合には２進値
Ｉｆ　ＯＩＩが発生する。＋１１１＋が存在する場合、
カウンタは０〜１０２４のインターバル内にある。

ラインＳ４上のフィールド同期パルスがこの所定のアド
レスインターバル内に発生しない場合、この不一致がゲ
ー）Ｇ４の出力に存在する２進値１１０１＋をフリップ
フロップＦ１に記憶することにより記憶される。次のフ
ィールド同期パルスがその許容公差内、即ち所定のアド
レスインターバル内に発生する場合には、フリップフロ
ップＦ１内の１１０１＋がゲー）Ｇ５により反転され、
フリップフロップＦ２に１″′として記憶される。ゲー
）Ｇ５はこの場合には論理回路Ｇ２．　Ｇ３．　Ｇ４の
反転出力信号によりエネーブルされ、インターバルがそ
の反転を行う。フリップフロップＦ２内のｕ　１　ｎは
出力ラインＦＳへと出力され、ライン旧およびＨ２上の
フィールド同期パルス間に大きなオフセットがあること
を示すアラーム信号となる。フリップフロップＦ２はリ
セット入力端子Ｒに供給されるラインＳ２上のパルスに
よりセットされる。

次いで、このアラーム信号に基づいて必要な処置（本発
明の要部でないので説明を省く）が取られる。

【図面の簡単な説明】

第１図は本発明による制御信号発生器の基本回路図、第２図は第１図の制御信号発生器内の制御回路の回路図
である。ＰＲＩ・・・プログラマブルメモリＺ　・・・カウンタ装置Ｚｌ　　・・・第１カウンタＺ２　　・・・第２カウンタＺＷ　　・・・サンプルホールド回路＝１３− Ｇ１　　・・・ゲートＳＦ３・・・メモリＰＨ１・・・制御装置Ｔ　・・・カウンタクロックパルスＳＳ　　・・・制御信号Ｈｌ、　Ｈ２・・・フィールド同期パルス８１、　Ｓ２
・・・リセットパルスＳ３・・・フィールド識別パルスＦＳ・・・アラーム信号特許出願人　　エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン代理人弁理士　杉　　村　　暁　　方

Claims

【特許請求の範囲】１、ビデオ信号を処理するための制御信号発生器であっ
て、（ｉ）ビデオ画像の順次の等しい長さのタイムインター
バルと関連するアドレスを有し、各アドレスには関連す
るタイムインターバル中に発生される制御信号が有すべ
き２進符号振幅が記憶されているアドレス可能メモリと
、（ｉｉ）カウンタクロックパルスでクロックされ、ビ
デオ画像の順次のタイムインターバルに対応するアドレ
スを順次発生し、前記アドレス可能メモリのアドレス入
力端子に供給する手段であって、カウンタクロックパル
スの周波数はビデオ画像の全てのアドレスがビデオ画像
の時間長中に走査されるように選択してあるカウンタ装
置と、（ｉｉｉ）前記カウンタ装置をビデオ画像の最終タイム
インターバルのアドレスにおいて次のビデオ画像の第１
タイムインターバルのアドレスにセットさせる、前記ア
ドレス可能メモリの出力と前記カウンタ装置との間の帰
還路とを具えたことを特徴とするビデオ信号処理用制御
信号発生器。２、前記カウンタ装置（Ｚ）をフィールド同期パルス（
Ｈ１、Ｈ２）により所定のアドレスにセットする手段（
ＳＰ２、Ｇ１）を設けてあることを特徴とする請求項１
記載のビデオ信号処理用制御信号発生器。３、前記カウンタ装置（Ｚ）により発生されたアドレス
と、フィールド同期パルスと、ビデオ画像の最終タイム
インターバルにおいて制御信号（ＳＳ）内に発生するパ
ルスとを受信する制御装置（ＰＲ２）を設け、該制御装
置（ＰＲ２）はフィールド同期パルスが所定のアドレス
インターバル内に発生せず且つ次のフィールド同期パル
スがこのアドレスインターバル内に発生するときにアラ
ーム信号（ＦＳ）を発生するようにしてあることを特徴
とする請求項２記載のビデオ信号処理用制御信号発生器
。４、ビデオ信号がフレームに分割され、各フレームが２
フィールドから成る場合には、前記カウンタ装置はフィ
ールド内の順次のタイムインターバルに対するアドレス
を発生する第１のカウンタ（Ｚ１）と、フレームのフィ
ールドをカウントする第２の１段カウンタ（Ｚ２）とを
具え、第１のカウンタ（Ｚ１）が前記帰還路によりリセ
ットされると共に第２のカウンタ（Ｚ２）が前記帰還路
によりカウンタクロックパルス（Ｔ）のエッジに対しエ
ネーブルされるようにしてあることを特徴とする請求項
１又は２記載のビデオ信号処理用制御信号発生器。５、第１および第２のカウンタ（Ｚ１、Ｚ２）の動作を
処理すべきビデオ信号と同期させるために、第１のカウ
ンタ（Ｚ１）を各フィールド同期パルスが発生する瞬時
にメモリ（ＳＰ１）内に記憶されているアドレスにセッ
トすると共に第２のカウンタ（Ｚ２）に処理すべきフィ
ールドの番号をロードするようにしてあることを特徴と
する請求項４記載のビデオ信号処理用制御信号発生器。