KR960006383B1 - 에스램 회로 - Google Patents

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Abstract

내용 없음.

Description

에스램 회로
제1도는 종래의 에스램(SRAM)회로도.
제2도는 제1도에 대한 입력데이타 타이밍도.
제3도는 본 발명의 에스램(SRAM)회로도.
제4도는 제3도에 대한 입출력데이타 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
1 : 논리 조합부 2 : 데이타전송부
3 : 메모리 셀 4 : 비트라인감지부
5 : 전류제한부
본 발명은 에스램(SRAM)회로에 관한 것으로, 특히 셀에 에이타를 라이트(WRITE)할 경우 동작전류를 줄이는데 효과적이도록 한 에스램(SRAM)회로에 관한 것이다.
종래의 에스램회로도는 제1도에 도시된 바와같이 칼럼입력인에이블(CIEB)신호에 따라 데이타입력(datain)을 논리조합하여 전송하는 논리조합부(1)와, 칼럼 라이트인에이블(CWE) 및 칼럼선택(C/S)신호에 따라 온,오프하여 상기 논리조합부(1)의 출력데이타를 매모리셀에 공급 또는 차단하는 데이타전송부(2)와, 워드라인(W/L)신호에 따라 전송된 데이타를 저장하는 매모리셀(3)로 구성된다.
이와같이 구성된 회로에 있어서, 미도시된 라이트(WRITE)인에이블 패드가 하이에서 로우가 되면 라이트(WRITE)싸이클이 되는데 이것에 의해서 칼럼라이트인에이블(CWE)신호가 제2도의 (다)에서와 같이 로우에서 하이가 되고 그뒤에 칼럼입력에이블(CIEB)가 제2도의 (마)에서와 같이 하이상대를 유지한다. 이때칼럼선택(C/S)신호와 워드라이(W/L)신호가 제2도의 (나) 및 (가)에서와 같이 하이상태를 유지하여 턴온되어 있다고 가정하면, 먼지 논리조합부(1)의 노아게이트(NR1)(NR2)의 일측으로 하이상태의 칼럼입력인에이블(CIEB)가 입력됨에 따라 타측입력에 관계없이 로우상태의 신호가 출력되고 이 로우신호는 다시 인버터(I2)(I3)를 통해 반전된 하이신호가 출력된다.
이때 칼럼라이트인에이블(CWE)선호가 하이상태를 유지하므로 데이타전송부(2)의 엔모스트랜지스터(NM1)(NM2)의 소오스측인 데이타 및 데이타비트라인(D)(DB)으로 하이신호가 출력된다. 마찬가지로 칼럼선택(C/S)신호가 하이상태를 유지하므로 데이타 및 데이타비트라인(D)(DB)은 하이상태를 유지한다.
그후 칼럼입력인에이블(CIEB)신호가 제2도의 (마)에서와 같이 하이에서 로우상태로 되면 논리조합부(1)의 노아게이트(NR1)(NR2)의 타측입력단으로 입력되는 데이타입력(DATAIN)에 따라 데이타전송부(2)의 엔모스트랜지스터(NM1)(NM2)를 통해 데이타 및 데이타비트라인(D)(DB)으로 제2도의 (바) 및 (사)에서와 같이 서로 반전된 데이타가 출력된다.
그러면 엔모스트랜지스터(NM3)(NM4)와 (NM7)(NM8)의 소오스전압차에 의한 값에 따라 엔모스트랜지스터(NM5)(NM6)를 통해 메모리셀(3)에 데이타를 라이트(WRITE)되게 된다. 여기서 워드라인(W/L)은 제2도의 (가)에서와 같이 하이상태를 유지함에 엔모스트랜지스터(NM5)(NM6)가 턴온상태로 있게 되는 것이다.
그러나 이와같은 종래의 기술에 있어서, 데이타가 메모리셀에 라이트(WRITE)된후 한참후에 워드라인이 컷오프되므로 이 기간동안에 엔모스트랜지스터(NM7)(NM8)에서 엔모스트랜지스터(NM5)(NM6)의 비트라인(D)(DB)으로 동작전류가 흐름에 따라 필요없는 전류가 낭비되는 문제점이 있었다.
따라서 종래의 문제점을 해결하기 위하여 본 발명은 라이트싸이클에서 비트라인(D)(DB)중 어느하나가 로우상태로 천이하는 것을 감지하여 바로 칼럼선택신호와 워드라인신호를 컷오프하여 동작전류가 흐르지않도록 한 에스램(SRAM)회로를 창안한 것으로, 이하 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
제3도는 본 발명의 에스램(SRAM)회로도로서 이에 도시한 바와 같이 칼럼입력인에이블(CIEB)신호에 따라 데이타입력을 논리조합하여 출력하는 논리조합부(1)와, 상기 논리조합부(1)의 데이타출력을 비트라인(D)(DB)을 통해 다음단에 공급 또는 차단하는 데이타전송부(2)와, 상기 데이타전송부(2)의 비트라인을 통해입력되는 데이타를 라이트(WRITE)하여 저장하는 메모리셀(3)과, 상기 데이타전송부(2)의 비트라인으로 공급되는 데이타의 천이상태를 감지하는 비트라인감지부(4)와, 상기 비트라인감지부(4)의 감지신호에 따라 셀액세스 트랜지스터 및 칼럼트랜지스터의 동작을 제어하여 동작전류를 제한하는 전류제한부(5)로 구성한다.
이와같이 구성된 본 발명의 작용 및 효과에 대하여 상세히 설명하면 다음과 같다.
워드라인(W/L)신호와 칼럼선택(C/S)신호가 제4도의 (가) 및 (나)에서와 같이 하이상태로 되어 셀액세스트랜지스터(NM5)(NM6) 및 칼럼 트랜지스터(NM3)(NM4)로 턴온되어 있고 칼럼라이트인에이블(CWE) 및 칼럼입력인에이블(CIEB)신호가 제4도의 (다) 및 (라)에서와 같이 하이상태가 되면 데이타전송부(2)의 전송트랜지스터(NM1)(NM2)가 턴온되어 제4도의 (마)에 도시한 논리조합부(1)의 데이타입력(DATAIN)에 의해 비트라인(D)(DB)은 제4도의 (바) 및 (사)에서와 같이 하이상태가 된다.
이때 비트라인감지부(4)는 데이타전송부(2)의 비트라인(D)(DB)의 출력신호를 감지하는데 이에 대해 상세히 살펴보자.
상기 비트라인(D)(DB)이 모두 하이상태이면 인버터(I4)(I5)를 통해 반전된 로우신호가 그대로 노아게이트(NR3)(NR4)의 일측에 입력되고, 인버터(I6)(I7)를 통해 다시 반전된 신호가 노아게이트(NR3)(NR4)의 타측에 입력된다. 그러면 노아게이트(NR3)(NR4)에서 노아링된 로우신호가 다시 인버터(I8)(I9)를 통해 반전된 하이신호가 앤드게이트(ADl)에서 앤드조합하여 로우신호를 출력한다.
상기 로우신호는 인버터(I10)를 통해 반전된 하이신호가 되므로 이 신호는 하이상태의 워드라인(W/L)신호 및 칼럼선택(C/S)신호와 전류제한부(5)의 앤드게이트(AD2)(AD3)에서 앤드조합한다. 이 앤드조합된 신호는 인버터(I11)(I12)를 통해 하이신호를 출력한다.
그리고 논리조합부(1)의 노아게이트(NR1)(NR2)의 일측으로 입력되는 칼럼 입 력 인에이블(CIEB)신호가 제4도의 (라)에서와 같이 로우상태로 변화하면 데이타입력(DATAIN)이 논리조합부(1)를 통해 전송트랜지스터(NM1)(NM2)의 소오스측인 비트라인(D)(DB)으로 서로 반전되는 신호를 출력한다.
가령 비트라인(D)이 하이상태이고 비트라인(DB)이 로우상태라면 인버터(I4)(I6)를 순차적으로 통한 하이신호를, 인버터(I5)(I7)의 출력신호인 로우신호를 각각 입력받은 노아게이트(NR4)는 노아링된 하이신호를 앤드게이트(AD1)의 일측입력단으로 출력하고, 상기 인버터(I5)(I6)의 출력신호인 하이신호를 각각 입력받아 노아링한 하이신호를 출력하여 상기 앤드게이트(AD1)의 타측입력단으로 출력한다.
이에따라 상기 앤드게이트(AD1)는 로우신호와 하이신호를 앤드조합한 하이신호를 출력하고 이 하이신호는 인버터를 통해 반전된 로우신호를 출력한다.
상기 로우신호는 전류제한부(5)의 앤드게이트(AD2)(AD3)의 일측입력단으로 인가하면 그의 타측입력단으로 입력되는 하이상태의 칼럼선택(C/S)신호와 워드라인(W/L)신호와 함께 앤드조합된 하이신호를 출력한다. 이 하이신호는 다시 인버터(I11)(I12)를 통해 반전된 로우신호를 칼럼트랜지스터(NM3)(NM4)의 게이트에 공통으로 입력함과 아울러 셀액세스 트랜지스터(NM5)(NM6)의 게이트에 공통으로 입력한다.
상기에서 각 논리게이트의 입출력에 대한 타이밍도는 제4도에 도시한 바와 같다.
따라서 칼럼트랜지스터(NM3)(NM4)와 셀액세스트랜지스터(NM5)(NM6)의 구동을 정지시켜 동작전류가 흐르지 않도록 하여 불필요한 전류의 흐름을 방지한다.

Claims (1)

  1. 칼럼입력인에블(CIEB)신호에 따라 데이타입력을 논리조합하여 출력하는 논리조합부(1)와, 상기 논리 조합부(1)의 데이타출력을 비트라인(D)(DB)을 통해 다음단에 공급 또는 차단하는 데이타전송부(2)와, 상기 데이타전송부(2)의 비트라인을 통해 입력되는 데이타를 라이트(WRITE)하여 저장하는 메모리셀(3)과, 상기 데이타전송부(2)의 비트라인으로 공급되는 데이타의 천이상태를 감지하는 비트라인감지부(4)와, 상기 비트 라인감지부(4)의 감지신호에 따라 셀액세스 트랜지스터 및 칼럼트랜지스터의 동작을 제어하여 동작전류를 제한하는 전류제한부(5)로 구성된 에스램(SRAM)회로.
KR1019930021620A 1993-10-18 1993-10-18 에스램 회로 KR960006383B1 (ko)

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