KR960003364B1 - Lsi용 테스트 신호 출력 회로 - Google Patents

Lsi용 테스트 신호 출력 회로 Download PDF

Info

Publication number
KR960003364B1
KR960003364B1 KR1019920005042A KR920005042A KR960003364B1 KR 960003364 B1 KR960003364 B1 KR 960003364B1 KR 1019920005042 A KR1019920005042 A KR 1019920005042A KR 920005042 A KR920005042 A KR 920005042A KR 960003364 B1 KR960003364 B1 KR 960003364B1
Authority
KR
South Korea
Prior art keywords
output
test
signal
input
lsi
Prior art date
Application number
KR1019920005042A
Other languages
English (en)
Other versions
KR920018774A (ko
Inventor
히또시 야마하따
마사히로 구스다
Original Assignee
니뽄 덴끼 가부시끼가이샤
세끼모또 다다히로
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니뽄 덴끼 가부시끼가이샤, 세끼모또 다다히로 filed Critical 니뽄 덴끼 가부시끼가이샤
Publication of KR920018774A publication Critical patent/KR920018774A/ko
Application granted granted Critical
Publication of KR960003364B1 publication Critical patent/KR960003364B1/ko

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318572—Input/Output interfaces
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode

Abstract

내용 없음.

Description

LSI용 테스트 신호 출력 회로
제1도는 본 발명의 제1실시예의 회로도.
제2도는 제1실시예의 일부의 상세 회로도.
제3도는 본 발명의 제2실시예의 회로도.
제4도는 본 발명의 제3실시예의 회로도.
제5도는 본 발명의 제4실시예의 회로도.
제6도는 본 발명의 제5실시예의 회로도.
제7도는 본 발명의 제6실시예의 회로도.
제8도는 제6실시예의 일부의 상세 회로도.
제9도는 제6실시예의 동작 설명의 신호 파형도.
제10도는 본 발명의 제7실시예의 회로도.
제11도는 본 발명의 제8실시예의 회로도.
제12도는 본 발명의 제9실시예의 회로도.
* 도면의 주요부분에 대한 부호의 설명
101,102 : 테스트 신호 출력 단자 103,104 : 선택기
113,114 : 테스트-모드 신호 입력 단자 124,125 : 출력 게이트
318 : 하강 검출 회로 316 : 래치
본 발명의 LSI(대규모 집적 회로)용 테스트 신호출력 회로에 관한 것이다.
반도체의 기술, 미소(fine)처리 기술 및 시스템 기술의 비약적인 발전에 의해, 오래전에는 상상할 수 없었던 그런 고집적 레벨의 LSI이 실현될 수 있었다. 많은 30,000 게이트를 가진 전자 회로 소자는 2.8cm×2.8cm×0.7cm만큼 작은 세라믹 패키지내에 설치될 수 있다. 따라서, 예를들면, 삼각함수를 계산할 수 있는 산술 프로세서 또는 16메가비트 메모리를 단일 칩상에 설치할 수 있게 되었다.
그러나, 고 레벨로의 집적 가속으로, LSI의 평가(evaluation) 및 테스트는 접속 단자의 수를 제한하고 , 복잡한 산술 기능용의 더욱 많은 회로가 고밀도로 설치되어 있기 때문에 더욱 어렵게 되었다. 환언하면, 신호측정치는 사용자에게 사용가능한 외부 접속 단자에서 나타나고, 전술된 많은 회로의 평가 및 테스트는 불가능하다. 프로우브(probe)에 의해 LSI내의 바람직한 위치의 신호 파형을 관찰하는 절차는 LSI의 패키징(packaging)전에 이용될 수 있다. 그러나, 원천적으로, 사용자에 의해 청구된 제품(product)의 페스트에 이용될 수 없을 뿐만 아니라, LSI의 고 레벨 집적에 따른 미소 구조를 내부적으로 상호 연결할 시에 패키지 전에 조차도 성취하기가 어렵게 되어있다. 이런 상황에서, 테스트 신호 출력 수단은 LSI의 지정된 위치에서 신호 파형을 외부 단자에서 모니터하기 위해 필수적으로 요구된다.
이런 형의 종래 기술의 테스트 신호 출력 회로는 통상적인 외주 접속 단자 이외에 사용자에게는 사용할 수 없는 다수의 테스트 신호 출력 단자를 필요로 하며, 상기 단자는 신호 파형이 관찰될 필요가 있을 경우에 LSI의 지정된 위치에 접속된다. 이런 구성은, LSI의 표면상에 제공될 통상적인 외부 접속 단자 이외에 테스트시에 배타적으로 사용하기 위한 다수의 단자가 요구되는 관점에서 결점으로 작용하며, 상기 LSI의 표면은 LSI의 집적 레벨을 점점 낮추는 효과를 가져올 뿐만 아니라, 테스트 신호수와 함께 단자수를 증가시킬 수 있다.
테스트 모드 신호 입력 단자에서 공급된 테스트 모드 신호에 응답하여, LSI가 정상 동작 모드에서 테스트 모드로 스위치되어, 통상적인 외부 접속 단자가 테스트 모드 주기 동안에만 테스트 신호 출력에 이용될 수 있도록 구성되는 그런형의 종래 기술의 다른 테스트 신호 출력 회로가 있다.
그러나, 이런 기술은 결점으로 통상적인 신호가 테스트 모드 주기 동안에 출력될 수 없을 뿐만 아니라 모드 스위칭에 필요한 시간이 테스트-모드 신호 구성의 어떤 경우에 더욱 오래 소요된다.
본 발명의 목적은 정상 출력 신호에 영향을 주지 않고 외부 단자로 동작될 LSI내의 지정 위치에서 테스트 모드 신호로 수행하는 테스트 신호 출력 회로를 제공하는 것이다.
본 발명의 다른 목적은 정상 출력 신호에 영향을 주지 않고 최소의 테스트 신호 출력 단자를 통해 외부 단자로 동작될 LSI의 지정된 위치에서 테스트 모드 신호로 수행하는 테스트 신호 출력 회로를 제공하는 것이다.
본 발명에 따른 LSI용 테스트 신호 출력 회로는 최소한 하나의 테스트 신호 출력 단자, 최소한 하나의 테스트-모드 상호 입력 단자, 테스트-모드 신호 입력 단자로부터 테스트-모드 신호를 디코딩하는 디코더와, 디코더의 출력에 응답하여, LSI내의 최소한 하나의 지정된 내부 신호를 테스트 신호 출력 단자로 통과시키는 최소한 하나의 선택기로 구성된다.
전술된 테스트 모드 신호를 인가하는 테스트 모드에서, 테스트 신호 출력 단자, 테스트-모드 신호 입력단자, 전술된 디코더 및 선택기가 비동작 상태에 있을 시기를 제외한 정상 동작 모드에서, 정상 입력/출력 신호는 통상적인 외부 접속 단자를 통해 전달된다.
테스트 신호가 테스트 신호 출력 단자를 통할 뿐만 아니라 어떤 통상적인 외부 접속 단자를 통해서도 출력되는 테스트 모드에서 허용하는 구성이 가능하다.
본 발명에 따른 LSI용 양호한 테스트 신호 출력 회로는 n수의 테스트 신호 출력 단자, m수의 테스트-모드 신호 입력 단자, 이들 테스트 모드 신호 입력 단자로부터 테스트-모드 신호를 디코딩하는 m-입력 2m-출력 디코더와, LSI의 2m위치로부터 디코더의 출력에 응답하여 테스트 신호 출력 단자로 신호를 선택적으로 통과시키는 n수의 선택기로 구성된다. 이런 회로 구성은 출력으로서 LSI의 2m×n 지정된 위치로부터 선택적으로 신호화될 수 있게 한다.
이하, 첨부된 도면을 참조로 하여 본원 명세서를 더욱 상세히 설명하기로 한다.
제1도는 본 발명의 제1실시예로서의 테스트 신호 출력 회로도이며, 이는 공지된 기술에 의한(도시되지 않은) LSI의 표면상의 공지된 기술로 제조되고, 그의 규모는 LSI의 필수 기능을 수행하는 주요 회로 소자와 비교될 정도로 매우 소형이다.
이런 실시예는 두 테스트 신호 출력 단자(101, 102), 두 테스트-모드 신호 입력 단자(113, 114), 이들 입력 단자로부터 테스트-모드 신호를 디코딩하는 디코더(115)와, 제작기 출력 게이트(124, 125)를 통해 디코더의 출력에 응답하여 LSI의 지정된 위치로부터 내부 신호를 출력 단자(101, 102)로 통과시키는 두 선택기(103, 104)로 구성된다.
디코더(115)는 데스트-모드 신호 입력 단자(113, 114)로부터 2-비트 테스트 모드 신호를 디코드하여, 4 디코더 출력(116 내지 119)을 발생한다. 각 선택기(103, 104)는 디코더 출력(116 내지 119)에 응답하여 출력 게이트(124, 125)를 통해 테스트 신호 출력 단자(101, 102)로 통과시키는 내부 신호(105 내지 108) 또는 (109 내지 112)중 하나를 선택한다. LSI의 외부 접속 단자로서 테스트 모드 입력 단자(113, 114) 및 테스트 신호 출력 단자(101, 102)는 테스트를 위해 사용된다. LSI로부터 정상 신호의 입력 및 출력에 대한 다른 접속 단자는 도시되지 않았다.
내부 신호(115 내지 112)는 몇몇 마이크로 코드 ROM, 니노코드 ROM 같은 LSI 및 PLA가 테스트되는 부동점 산술 프로세서에서의 예외 디코더에서 지정된 위치로부터 발생된다. (상기 프로세서의 상세한 설명은 IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol, 24(No.5), Oct, (1989), p.1326, Fig.2.을 참조).
상기 회로를 사용하는 LSI의 테스트는, LSI가 동작할때, 병렬 2-비트 테스트-모드 신호를 테스트-모드 신호 입력 단자(113, 114)에 인가함으로써 수행된다. 상기 2-비트 테스트-모드 신호에 응답하여, 디코더(115)는 디코더 출력(116 내지 119)중 하나를 1로 만든다.
선택기(103)는 1로 설정된 디코더 출력에 대응하는 내부 신호(105 내지 108)중 하나를, 출력 게이트(124)를 통해 테스트 신호 출력 단자(101)로 통과시킨다.
유사하게 선택기(104)는 1로 설정된 디코더 출력 (116 내지 119)중 하나에 대응하는 하나의 내부 신호를 출력 게이트(124)를 통해 테스트 신호 출력 단자(101)로 통과시킨다.
유사하게 선택기(104)는 1로 설정된 디코더 출력(116 내지 119) 중 하나에 대응하는 내부 신호를, 출력 게이트(125)를 통해 테스트 신호 출력 단자(102)로 선택적으로 출력시킨다.
제2도에 도시된 바와 같이, 선택기(103)는 병렬로 접속된 4개의 3-상태 게이트 호로(120 내지 123)로 구성되며, 각 회로는 제어 신호 입력에서 디코더 출력(116 내지 119)을 수신하며, LSI의 상기 언급된 지정 위치에 접속된다. 상기 게이트의 출력은 함께 접속되며, 출력 게이트(124)에 의해 게이트된다. 선택기(104)는 유사한 구성을 가짐으로 여기서 도시되지는 않는다.
제어 입력, 또는 디코더 출력(116 내지 119) 각각이 0일때, 각 내부 신호(105 내지 108)를 통과시키지 않은 대응 3-상태 게이트(120 내지 123)를 오프시키며, 각각이 1일때 통과시키도록 온된다. 그러므로 선택기(103)는 내부 신호(105 내지 108)중 하나를 선택적으로 출력시킨다.
제1도의 실시예는 두개의 테스트-모드 입력 단자(113, 114)및 두개의 테스트 신호 출력 단자가 제공되며, 상기 기술된 바와 같이 총 4개의 테스트용 단자가 제공되며, 테스트 신호 출력 단자에서 동작하는 LSI의 8개의 다른 내부 테스트 신호를 모니터 할 수 있다 . 동시에, 두개의 내부 테스트 신호, 하나의 각 테스트 신호 출력 단자가 모니터될 수 있다.
제3도에 도시된 본 발명의 제2실시예에서, 제1실시예의 것과 대응하는 소자 및 부분은 동일한 참조 번호로 표시된다. 제3도로부터 명확한 바와 같이, 내부 신호(202)가 이용가능한 부가적인 테스트 신호 출력 단자(201)를 구비하는 것이 제1실시예와 다르다. 이러한 구성은 테스트 신호 출력 단자에서 고 비트 비율을 갖는 내부 신호를 전달하는데 적합하다. 더우기, 직접 출력을 허용하는 테스트 신호 출력 단자의 수증가는 가능하나 상기 기술된 바와 같이 LSI의 집적 레벨에서 감소에 의해 수용된다.
제4도는 도시된 제3실시예에서, 선택기(103, 104)사이에서 직접 접속은 없고 두개의 OR 게이트 회로(205, 206)가 제공되며, 즉 OR 게이트(203)는 디코더 출력(116, 117)의 OR 출력(205)를 제공하며, OR 게이트(204)는 디코더 출력(118, 119)의 OR 출력(206)을 선택기(104)의 제어 신호 입력에 각각 제공한다.
이러한 구성은, 디코더 출력(116 또는 117)이 1일때 선택기(104)가 내부 신호(109)를 선택하는 것을 허용하며, 디코더 출력(118 또는 119)이 1일때 선택기(104)가 내부 신호(110)를 선택하도록 한다.
상기 실시예에서, 테스트 신호 내부 신호(105 또는 106 및 109) 및 내부 신호(107 또는 108 및 110) 각각을 결합할때 동시에 선택적으로 출력하는 것이 가능하다.
제5도에 도시된 제4실시예에서, 각 테스트-모드 신호는 병렬3-비트 신호로 구성된다. 그러므로 3-입력 8-출력 디코더(212) 및 8-입력 1-출력 선택기(208)는 디코더(115)및 선택기(103, 104) 대신에 사용된다.
선택기(208)는 출력이 1일때 디코더(212)의 8 출력(213 내지 220)중 하나에 응답하여 8 내부 신호(105 내지 112)로부터 대응하는 하나를, 출력 게이트(221)를 통해 테스트 신호 출력 단자(207)로 통과시키도록 한다. 상기 실시예는 시간-공유 프로세스 테스트를 허용하기에 적합한 저 비트율을 갖은 내부 신호를 얻는데 적합하다.
제6도에 도시된 제5실시예에서, 테스트 모드 신호 입력 단자(230)로부터 테스트-모드 신호를 수신하는 한-입력 디코더(231)의 두 출력(232, 233)은 4선택기(226 내지 229)의 각 제어 신호 입력에 제공된다.
각 선택기(226 내지 229)는 디코더 출력(232, 233)에 응답하여, 각 내부 신호 입력 쌍(105, 106 ; 107, 108 ; 109, 110 ; 111, 112)중 하나를 선택하여, 출력 게이트(234, 235, 236 또는 237)를 통해 각 테스트 신호 출력 단자(222 내지 225)로 통과시킨다. 이러한 구성은 내부 신호의 비교적 큰 수가 테스트를 위해 병렬로 출력되는 것을 요구하는 경우에 적합하다.
제7도에 도시된 본 발명에 따른 제6실시예는 두개의 테스트 신호 입력/출력 단자(301, 302)로 구성되며, 각각은 테스트 신호 출력 단자 및 모드 신호 입력 단자로 작용하며, 리세트 신호 입력 단자(317), 하강 검출 회로(318)는 리세트 신호의 후면 엣지에 응답할 수 있으며, 디코더(315)는 상기 언급된 입력/출력 단자로부터 테스트 모드 신호를 수신하며, 두 선택기(303, 304)는 래치(316)를 통해 상기 디코더의 출력을 수신하며, 두개의 3-상태 버퍼(313, 314)는 인버터(320)를 통해 하강 검출 회로(318)의 출력을 수신하며, 선택기(303, 304)의 출력을 입/출력 단자(301,302)에 각각 게이트한다.
도시된 바와 같이, 상기 실시예는 제 실시예와 비교하여 하강 검출 회로(318), 래치(316) 인버터(320) 및 3-상태 버퍼(313, 314)를 더 구비하는 구성을 가진다. 리세트 단자(317)로써, LSI에 제공된 것이 사용된다.
하강 검출 회로(318)는 리세트 신호의 하강에 응답하여, 리세트 단자(317)로부터 래치 신호(319)(1 클럭 주기 동안만 “1”을 유지)를 래치(316) 및 인버터(320)에 제공한다. 인버터(320)는 래치 신호를, 3-상태 버퍼(313, 314)로 출력되는 0으로 변환시킨다. 그후, 인버터를 오프시켜 입력/출력 단자(301, 302)를 신호 입력 모드로 스위치한다.
한편, 디코더(315)는 입/출력 단자(301, 302)로부터 테스트 모드 신호를 디코드하며, 래치(316)는 상기 래치 신호(319)에 응답하여 디코드 신호를 수신하고 래치한다. 래치(316)의 출력(321 내지 324)은 제어 신호로서 선택기(303, 304)의 각 입력에 각각 인가된다
선택기(303, 304)는 내부 신호(305 내지 308과 309 내지 312)중 한 래치 출력(321 내지 324) 신호에 응답하여 3-상태 버퍼(313, 314)로의 전달을 가능케 한다. 인버터(320)의 출력이 1일때, 또는 래치 출력(319)이 없을때, 버퍼(313, 314)는 저임피던스 상태로 되고 선택기(303, 304)의 각 출력을 입/출력 단자(301, 302)로 게이트 한다.
하강 검출 회로(318)는 제8도에서 상세히 도시된 바와 같이 두개의 인버터(401, 405), AND 게이트(402) 및, 두개의 D-플립플롭(403, 404)으로 구성된다.
리세트 단자(317)로부터의 리세트 신호는 하강 검출 회로(318)와 인버터(401)를 거친 AND 게이트(402)의 한 입력과 D-플립플롭(403)의 입력에 공급된다.
하강 검출 회로(318)에 대한 신호 파형을 도시하는 제9도에 있어서, D-플립플롭(403)은 출력을 인버터(405)에 의한 1/2 클럭 주기의 지연을 갖는 D-플립플롭에 공급한다.
D-플립플롭(404)은 클럭 입력 단자(CLK)에서 클럭 신호를 직접 수신하여, 리세트 신호의 정면 엣지에서 AND 게이트(402)의 다른 입력으로의 한 클럭 주기 지연과의 결과에 따라 1/2 클럭 주기 지연하여 출력을 공급한다. 따라서, AND 게이트(402)의 출력 또는 래치 신호(319)는 제9도에 도시한 바와 같이 리세트 신호의 하강 다음에 바로 1클럭 주기동안 1로 유지된다.
이 주기동안, 공급된다면, 외부로부터 입/출력 단자(301, 302)에서, 테스트 모드신호는 디코더(315)로 입력 되는 것이 허용되는데, 이는 3-상태 버퍼(313, 314)가 인버터(320)에 의한 지연에 의해 고 임피던스 상태에서 계속되기 때문이다. 한편, 디코더(315)의 출력은 래치 신호(319)에 응답하여 대치(316)에 의해 지속된다.
다음 클럭 주기 동안, 래치 신호(319)는 0으로 유지되나 래치(316)는 그의 내용을 래치 신호가 1로 진행할 때까지 유지된다. 따라서 래치 출력(321 내지 324)은 이전 입력 테스트 모드 신호의 디코드 출력으로서 남아있게 된다. 이 래치 출력(321 내지 324)에 따라 각 선택기(303 또는 304)는 각 내부 신호(305 내지 308) 및 (309 내지 312)중 한 신호를 3-상태 버퍼(313, 314)에 제각기 선택적으로 공급한다.
이 상황하에서, 래치 신호(319)는 0으로 유지되며, 이에따라 3-상태 버퍼(313, 314)는 내부 신호를 입/출력 단자(301, 302)로 게이트하기 위한 저임피던스 또는 연속 상태로 유지된다.
제1실시예와의 비교에서 분명한 바와 같이 이 실시예에서 테스트를 위한 외부접속 단자 수의 1/2까지의 감축을 허용한다. 이 실시예(제7도)에서 리세트 단자(317) 이외의 상기한 바와 같이 외부 접속 단자를 증가할 필요없이 LSI에서 본래 제공된 단자가 사용될 수 있다.
전술한 단계에서 상기 제6실시예(제7도)의 디코더(315)에 접속된 래치(316)는 제10도에서 도시한 제7실시예와 같은 차후 단계에서 접속된다. 이 경우 래치(329)는 입/출력 단자(301, 302)로부터 병렬 2비트 테스트 모드 신호를 래치하며, 그 요건을 래치(316)(제7도)에 대한 단계수의 1/2과 부합된다. 디코더(330)는 래치(329)의 출력을 디코드하며, 그 디코더 출력(325 내지 328)은 선택기(303, 304)에 공급된다.
제6 및 제7실시예에서, 각 테스트 신호 출력 단자는 테스트 모드 신호 입력 단자로 작용한다. 테스트 모드 신호 입력의 수가 테스트 신호 출력 단자의 수보다 작아야 할때, 그 요건은 제1 내지 제5실시예에서 테스트 신호 출력 단자(331, 332)가 테스트 신호 출력 단자(101, 102, 207) 및 (224 내지 227)와 완전한 동일기능을 갖는 제11도에 도시한 제8실시예에서와 같이 테스트 모드 신호 입력에 필요한 단자 수만을 사용한다.
상기 제6 내지 제8실시예에서, 테스트 모드 신호는 LSI의 상태 이용에 의한 리세트 신호의 후방 엣지가 이 주기동안 동작치 않는 이후 최소 한 클럭 주기에서 디코더내로 입력되는 것이 허용된다. 이러한 개념에 의거한 제9실시예가 도시된 제12도에 있어서, 두개의 공통 단자(343, 344)는 테스트 모드 신호 입력 단자로서 사용된다. 여기서의 “공통 단자”라는 용어는 LSI 및 외부 회로 사이에서 정상 신호를 입, 출력 하기 위한 외부 접속 단자를 의미한다. 이 실시예에서, 두 공통 단자는 테스트 모드 신호 입력 단자로서 사용된다.
본 실시예에서, 테스트 모드 신호 입력 단자와 같은 테스트 신호 출력 단자를 사용할 수 없으며 상기 제6실시예에서도 마찬가지이다. 이처럼, 제6실시예에서 두개의 3-상태 버퍼(313, 314) 및 인버터(320)는 불필요하게 된다. 그러므로 그 요건은 제1 실시예와 그 밖의 다른 실시예에서 출력 게이트(124, 125)와 부합된다.
그러나 공통 단자(343, 344)로부터의 테스트 모드 신호는 각 선택기(303, 304)가 내부 신호(305 내지 308)과 (309 내지 312)중 한 신호를 선택할 때까지 래치되는 것이 필요하며, 이에 따라 하강 검출 회로(318)와 함께 래치(316)가 필요케 되는데, 이는 공통 단자(343, 344)에서 이미 공통 신호의 전달 및 수신을 위해 사용되었고, 동시에 테스트 모드 신호의 입력에 인가될 수 없기 때문이다.
이 실시예에서, 하강 검출 회로(318)와 래치(316)는 제6 및 제8실시예에서와 같이 동일하며, 이러한 구성요소에서의 신호파형은 제9도에 도시한 것과 본질적으로 동일하며, 이에 따라 상세한 설명은 생략한다.
제6 내지 제9실시예와 제2 내지 제5실시예의 구성적 특징을 결합하여 유사 복합형태의 테스트 신호 출력 회로를 구성하는 것이 가능하다.
상기와 같이, 본 발명은 동작이 LSI에 대해 테스트 신호를 추출하기 위한 출력 단자를 최소화 하는 것이 가능하다. 예를들면, 8내부 신호의 두 그룹에서 동시에 모니터하기 위해 외부 접속 단자의 수에서 추가 8이 종래에 필요했다. 한편, 그 요건은 제1실시예에서 추가 4로 충족될 수 있고, 제6 또는 제9실시예에서 추가 2로 충족될 수있다.
본 발명이 특정 실시예에 대해서 기술되었지만, 이 설명은 제한적 의미를 구성되는 것을 의미하지는 않는다. 기술된 각종 실시예의 수정이 본 발명의 설명에 대한 기준에 의거함을 당업자는 이해할 것이다. 따라서 첨부된 청구범위가 본 발명의 진정한 사상내에 속하는 어느 수정 또는 실시예를 망라함을 알 수 있다.

Claims (4)

  1. 최소한 하나의 테스트 신호 출력 단자, 최소한 하나의 테스트-모드 신호 입력 단자, 상기 테스트-모드 신호 입력 단자로부터 한 신호를 디코딩하기 위한 디코더와, 상기 디코더의 출력에 응답하여 LSI내의 내부 신호의 선택적으로 지정된 출력을 상기 테스트 신호 출력 단자로 통과시키기 위한 최소한 하나의 선택기를 포함하는 LSI용 테스트 신호 출력 회로.
  2. 제1항에 있어서,상기 테스트 신호 출력 단자의 수는 n이고, 상기 테스트-모드 신호 입력 단자의 수는 m이며, 상기 디코더는 m-입력과 2m-출력으로 구성되고, 각각 2m-입력으로되는 상기 선택기에 수는 n이 되는데, 지정된 내부 신호의 2m×n의 출력은 상기 테스트 신호 출력 단자에서 발생되는 LSI용 테스트 신호 출력 회로.
  3. 제1항에 있어서, 상기 테스트-모드 신호 입력 단자중 최소한 하나의 입력 단자는 상기 테스트 신호출력 단자와 시분할되는 기능으로 구성되고, 전체의 LSI를 리셋트 기 위해 리셋트 입력 신호의 배면 엣지를 검출하기 위한 하강 검출 회로, 상기 하강 검출 회로의 출력에 응답하여 상기 테스트-모드 신호 입력 모드와 상기 테스트 신호 출력 모드 사이의 상기 입력 단자들을 스위치 하기 위한 입력-출력 스위칭 회로와, 상기 하강 검출 회로의 출력에 응답하여 상기 디코더의 출력 혹은, 상기 테스트-모드 신호 입력 단자로부터의 테스트 모드 신호를 래치하기 위한 래치를 포함하고, 상기 선택에의 출력은 상기 래치의 출력에 응답하여 제어되는 LSI용 베스트 신호 출력 회로.
  4. 제1항에 있어서, 상기 테스트-모드 신호 입력 단자중 최소한 하나의 입력 단자는 지정된 통상 단자와 시분할되는 기능으로 구성되고, 전체의 LSI를 리셋트하기 위해 리셋트 입력 신호의 배면 엣지를 검출하기 위한 하강 검출 회로, 상기 하강 검출 회로의 출력에 응답하여 상기 디코더의 출력, 혹은, 상기 테스트 모드 신호 입력 단자로부터의 테스트 모드 신호를 래치하기 위한 래치를 포함하고, 상기 선택기의 출력은 상기 래치의 출력에 응답하여 제어되는 LSI용 테스트 신호 출력 회로.
KR1019920005042A 1991-03-27 1992-03-27 Lsi용 테스트 신호 출력 회로 KR960003364B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6229291 1991-03-27
JP91-62292 1991-03-27

Publications (2)

Publication Number Publication Date
KR920018774A KR920018774A (ko) 1992-10-22
KR960003364B1 true KR960003364B1 (ko) 1996-03-09

Family

ID=13195898

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920005042A KR960003364B1 (ko) 1991-03-27 1992-03-27 Lsi용 테스트 신호 출력 회로

Country Status (5)

Country Link
US (1) US5379300A (ko)
EP (1) EP0506462B1 (ko)
JP (1) JPH05302961A (ko)
KR (1) KR960003364B1 (ko)
DE (1) DE69211741T2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0779155A (ja) * 1993-09-06 1995-03-20 Mitsubishi Electric Corp 信号選択装置
JPH07167920A (ja) * 1993-10-18 1995-07-04 Fujitsu Ltd Ｌｓｉ
US5726995A (en) * 1994-12-15 1998-03-10 Intel Corporation Method and apparatus for selecting modes of an intergrated circuit
US5869979A (en) 1996-04-05 1999-02-09 Altera Corporation Technique for preconditioning I/Os during reconfiguration
US6260163B1 (en) 1997-12-12 2001-07-10 International Business Machines Corporation Testing high I/O integrated circuits on a low I/O tester
JPH11231967A (ja) 1998-02-17 1999-08-27 Nec Corp クロック出力回路
US6687863B1 (en) 1999-07-29 2004-02-03 Matsushita Electric Industrial Co., Ltd. Integrated circuit internal signal monitoring apparatus
JP2002340978A (ja) 2001-05-10 2002-11-27 Canon Inc 出力制御回路および出力制御方法
KR100512175B1 (ko) * 2003-03-17 2005-09-02 삼성전자주식회사 출력 신호들을 선택적으로 출력가능한 반도체 집적 회로및 그것의 테스트 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62250593A (ja) * 1986-04-23 1987-10-31 Hitachi Ltd ダイナミツク型ｒａｍ
US4710927A (en) * 1986-07-24 1987-12-01 Integrated Device Technology, Inc. Diagnostic circuit
US5012180A (en) * 1988-05-17 1991-04-30 Zilog, Inc. System for testing internal nodes
US4975641A (en) * 1988-07-14 1990-12-04 Sharp Kabushiki Kaisha Integrated circuit and method for testing the integrated circuit
US4980889A (en) * 1988-12-29 1990-12-25 Deguise Wayne J Multi-mode testing systems
JPH02181677A (ja) * 1989-01-06 1990-07-16 Sharp Corp Ｌｓｉのテストモード切替方式
US5001713A (en) * 1989-02-08 1991-03-19 Texas Instruments Incorporated Event qualified testing architecture for integrated circuits
EP0403821B1 (en) * 1989-05-31 1995-02-01 Fujitsu Limited Semiconductor integrated circuit device incorporating a test circuit
US5072447A (en) * 1989-11-08 1991-12-10 National Semiconductor Corporation Pattern injector
JPH03252569A (ja) * 1990-02-26 1991-11-11 Advanced Micro Devicds Inc スキャンパス用レジスタ回路
JP2561164B2 (ja) * 1990-02-26 1996-12-04 三菱電機株式会社 半導体集積回路

Also Published As

Publication number Publication date
EP0506462A3 (en) 1993-05-12
KR920018774A (ko) 1992-10-22
US5379300A (en) 1995-01-03
JPH05302961A (ja) 1993-11-16
DE69211741T2 (de) 1996-10-24
EP0506462A2 (en) 1992-09-30
EP0506462B1 (en) 1996-06-26
DE69211741D1 (de) 1996-08-01

Similar Documents

Publication Publication Date Title
US5481471A (en) Mixed signal integrated circuit architecture and test methodology
US4540903A (en) Scannable asynchronous/synchronous CMOS latch
US4635261A (en) On chip test system for configurable gate arrays
KR100308189B1 (ko) 코어셀기반의집적회로의테스트용이도를증가시키기위한바운더리스캔회로
JP3878236B2 (ja) フリップフロップ制御器
US7246287B1 (en) Full scan solution for latched-based design
JP4627118B2 (ja) スキャンテスト用回路
KR960003364B1 (ko) Lsi용 테스트 신호 출력 회로
JP7179765B2 (ja) 集積回路での動的スキャンチェーン再構成
US4876501A (en) Method and apparatus for high accuracy measurment of VLSI components
US5465257A (en) Test signal output circuit in LSI
US6496030B1 (en) Scan flip-flop providing both scan and propagation delay testing
US6813579B1 (en) Apparatus and method for test mode control
US7152195B2 (en) Scan test circuit
US7543203B2 (en) LSSD-compatible edge-triggered shift register latch
US6219812B1 (en) Apparatus and method for interfacing boundary-scan circuitry with DTL output drivers
US6321355B1 (en) Semiconductor integrated circuit and method of testing the same
KR100442202B1 (ko) 저주파수 테스트 기능을 구비한 응용주문형집적회로
US7131043B1 (en) Automatic testing for programmable networks of control signals
JP2002350509A (ja) 半導体装置
JPH06138191A (ja) 半導体集積回路
JPH06201794A (ja) 半導体装置のテスト回路
JP2004048480A (ja) フリップフロップ回路
KR940006067Y1 (ko) 입력 직류레벨 측정회로
JPH0329871A (ja) 論理集積回路

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee