KR960003103A

KR960003103A - 연합 헤테로젠니우스 필드 프로그래머블 게이트 어레이 논리 모듈 및 그 형성방법

Info

Publication number: KR960003103A
Application number: KR1019950017438A
Authority: KR
Inventors: 디. 크리바첵 폴; 나세르바크트 미트라; 엠. 메헨데일 마헤쉬; 쥐. 하워드 마크; 나라심하 사비드리 나가라이; 피. 비자야 사라디 비.
Original assignee: 윌리엄 이. 힐러; 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1994-06-30
Filing date: 1995-06-26
Publication date: 1996-01-26
Also published as: EP0690579A3; JPH0851355A; TW277184B; EP0690579A2

Abstract

적응성 FPGA논리 모듈 회로는,다수의 제1입력 신호(14)를 수신하며 상기 다수의 제1입력 신호(14)에 응답하여 제1논리 출력 신호를 생성하기 위한 제1논리 회로(12)를 포함하며,다수의 제2입력 신호(44,46,48,50,52,56,64 및66)을 수신하며 상기 다수의 제2입력 신호에 응답하여 제2논리 출력 신호(62)를 생성하기 위한 다수수의 제 FPGA 논리 모듈을 포함하는 제2논리 회로(24)를 포함한다.제어 회로(18)은 상기 제1논리 회로(12) 및 제2논리 회로(24)가 다수의 광역 입력 신호(14 ALC 44,46,48,50,52,56,64 및66)를 수신하도록 연관시킨다.상기 제1논리 회로(12)는 상기 다수의 광역 입력 신호의 제1부분(14)를 수신하며,상기 제2논리 회로는 상기 다수의 광역 입력 신호의 제2부분(44,46,48,50,52,56,64및66)을 수신한다.제어 회로는 상기 다수의 광역 입력 신호로부터 하나의 논리 출력을 생성하기 위하여 상기 제1논리 회로(12)와 상기 제2논리 회로(24)를 연관시킨다.

Description

연합 헤테로젠니우스 필드 프로그래머블 게이트 어레이 논리 모듈 및 그 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 형식 X,Y및 Z로써 표시한 모듈(module)을 포함하는 본 발명의 한 실시예를 나타내는 도면.

Claims

적응성 FPGA논리 모듈 회로에 있어서,다수의 제1입력 신호를 수신하여 상기 다수의 제1입력 신호에 응답하여 제1논리 출력 신호를 생성하는 제1논리 회로;다수의 제2입력 신호를 수신하여 상기 다수의 제2입력 신호에 응답하여 제2논리 출력 신호를 생성하기 위해 다수의 제2FPGA 논리 모듈을 포함하는 제2논리 회로;및 다수의 광역 입력 신호를 수신하기 위하여,상기 제1논리 회로가 상기 다수의 광역 입력 신호 중 소정의 제1입력 신호를 수신하며 상기 제2논리 회로가 상기 다수의 광역 입력 신호 중 소정의 제2입력 신호를 수신하도록 상기 제1논리 회로와 상기 제2논리 회로를 연관시키기 위한 제어 회로를 포함하며,상기 제어 회로가 상기 과다수의 광역 입력 신호로부터 단일의 논리 출력을 생성하도록 상기 제1논리 회로와 상기 제2논리 회로를 연관시키는 것을 특징으로 하는 적응성 FPGA 논리 모듈 회로.
제1항에 있어서,입력 신호의 제3부분을 수신하여,그것으로부터 제3논리 출력 신호를 생성하기 위한 다수의 제3 FPGA논리 모듈을 포함하는 제3논리 회로를 포함하며,상기 제어 회로가,단일의 논리 출력을 생성하기 위한 다수의 광역 입력 신호(a wide plurality of input signals)에 응답하여,상기 제1논리 회로 및 상기 제3논리 회로를 제1조합 회로로서,그리고 상기 제2논리 회로 및 상기 제3논리 회로를 제2조합회로로서,또는 상기 제1논리 회로,상기 제2논리 회로 및 상기 제3논리 회로를 제3조합회로로서 선택적이고 택일적으로 연관시키기 위한 제어 회로를 더 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈 회로.
제1항에 있어서,상기 제어회로가,상기 다수의 광역 입력 신호로부터 상기 단일의 논리 출력을 생성하기 위하여,상기 다수의 광역 입력 신호 중 소정의 제3입력 신호를 개별적으로 수신하기 위한 입력 회로를 더 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈 회로.
제1항에 있어서,상기 제1논리 회로가 다수의 제1광역 입력 신호를 수신하기 위한 광역 논리 회로(wide logic circuit)를 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈 회로.
제1항에 있어서,상기 제1논리 회로가 협대역 논리 회로(narrow logic circuit)를 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈 회로.
제1항에 있어서,상기 제1논리 회로가 다수의 제1광역 입력 신호를 수신하기 위한 광역 논리 회로를 포함하며,상기 제2논리 회로가 다수의 제2협대역 입력 신호를 수신하기 위한 협대역 논리 회로를 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈 회로.
상기 제1항에 있어서,상기 제어회로가,직접적인 출력으로서 상기 제1논리 출력 신호를 외부 회로로 또는 상기 제2논리 회로로 선택적으로 향하게 하기 위하여,상기 제1논리 회로와 상기 제2논리 회로 사이에 접속된 멀티플렉서 회로를 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈 회로.
제1항에 있어서,상기 제1논리 회로와 상기 제2논리 회로가 같은 수의 입력을 수신하여 같은 수의 출력을 생서하기 위해 기능적으로 균등한 논리 회로(equivalent logic circuit)를 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈 회로.
다수의 논리 모듈 회로를 선택적으로 연관시키고,다양한 폭의 입력 신호에 응답하여 논리 출력 신호를 생성하기 위한 방법에 있어서,다수의 제1입력 신호에 응답하여 제1논리 출력 신호를 생성하기 위하여,제1논리 회로내에서 상기 다수의 제1입력 신호를 수신하는 단계;다수의 제2입력 신호에 응답하여 제2논리 출력 신호를 생성하기 위하여,제2논리 회로내에서 상기 다수의 제2입력 신호를 수신하는 단계;다수의 제2 FPGA 논리 모듈을 포함하는 제2논리 회로 내에서 다수의 제2입력 신호를 수신하는 단계;상기 다수의 제2입력 신호에 응답하여 제2논리 출력 신호를 생성하는 단계;다수의 광역 입력 신호를 수신하기 위하여,상기 제1논리 회로가 상기 다수의 광역 입력 신호 중 소정의 제1입력 신호를 수신하며 상기 제2논리 회로가 상기 다수의 광역 입력 신호 중 소정의 제2입력 신호를 수신하도록,상기 제1논리 회로 및 상기 제2논리 회로를 연관시키는 단계 및 상기 다수의 광역 입력 신호로부터 단일의 논리 출력을 생성하기 위하여 상기 제1논리 회로와 상기 제2논리 회로를 연관시키는 단계를 포함하는 것을 특징으로 하는 논리 연관 및 논리 출력 신호 생성 방법.
제9항에 있어서,제3논리 출력 신호를 생성하는 제3논리 회로내에서 다수의 제3입력 신호를 수신하는 단계 및 단일의 논리 출력을 생성하기 위하여 다수의 광역 입력 신호에 응답하여 상기 제1논리 회로 및 상기 제3논리 회로를 제1조합 회로로서,그리고 상기 제2논리 회로 및 상기 제3논리 회로를 제1조합 회로로서,또는 상기 제1논리 회로,상기 제2논리 회로 및 상기 제3논리 회로를 제3조합 회로로서 선택적으로 택일적으로 연관시키는 단계를 더 포함하는 것을 특징으로 하는 논리 모듈 회로 연관 및 논리 출력 신호 생성 방법.
제9항에 있어서,상기 다수의 광역 입력 신호로부터 상기 단일 논리 출력 신호를 생성하기 위하여,상기 다수의 광역 입력 신호 중 소정의 제3입력 신호를 개벽적으로 수신하는 단계를 더 포함하는 것을 특징으로 하는 논리 모듈 회로 연관 및 논리 출력 신호 생성 방법.
제9항에 있어서,상기 제1논리 회로의 광역 논리 회로에서 다수의 제1광역 입력 신호를 수신하는 단계를 더 포함하는 것을 특징으로 하는 논리 모듈 회로 연관 및 논리 출력 신호 생성 방법.
제9항에 있어서,상기 제1논리 회로에서 다수의 제1협대역 입력 신호를 수신하는 단계를 더 포함하는 것을 특징으로 하는 논리 모듈 회로 연관 및 논리 출력 신호 생성 방법.
제9항에 있어서,상기 제1논리 회로의 광역 논리 회로에서 다수의 제1광역 입력을 수신하는 단계와 상기 제2논리 회로의 협대역 논리 회로에서 다수의 제2협대역 입력 신호를 수신하는 단계를 더 포함하는 것을 특징으로 하는 논리 모듈 회로 연관 및 논리 출력 신호 생성 방법.
제9항에 있어서,상기 제1논리 회로와 상기 제2논리 회로 사이에 접속된 멀티플랙서 회로를 이용하여,직접적인 출력으로서 상기 제1논리 출력 신호를 외부 회로로 또는 상기 제2논리 회로로 선택적으로 향하게 하는 단계를 더 포함하는 것을 특징으로 하는 논리 회로 연관 및 논리 출력 신호 생성 방법.
제9항에 있어서,상기 제1논리 회로 및 상기 제2논리 회로에서 같은 수의 입력을 수신하며,상기 입력들에 균등한 기능을 수행함으로써,상기 제1논리 회로 및 상기 제2논리 회로로부터 같은 수의 출력을 생성하는 단계를 더 포함하는 것을 특징으로 하는 논리 모듈 회로 연관 및 논리 출력 신호 생성 방법.
적응성 FPGA 논리 모듈 회로를 형성하는 방법에 있어서,다수의 제1입력 신호를 수신하며 상기 다수의 제1입력 신호에 응답하여 제1논리 출력 신호를 생성하기 위한 제1논리 회로를 형성하는 단계;다수의 제2입력 신호를 수신하며 상기 다수의 제2입력 신호에 응답하여 제2논리 출력 신호를 생성하기 위한 다수의 제2 FPGA 논리 모듈을 포함하는 제2논리 회로를 형성하는 단계;및 다수의 광역 입력 신호를 수신하기 위하여,상기 제1논리 회로가 상기 다수의 광역 입력 신호 중 소정의 제1입력 신호를 수신하며 상기 제2논리 회로가 상기 다수의 광역 입력 신호 중 소정의 제2입력 신호를 수신하도록 상기 제1논리 회로와 상기 제2논리 회로를 연관시키기 위한 제어 회로를 형성하는 단계를 포함하며,상기 제어 회로가 상기 다수의 광역 입력 신호로부터 단일의 논리 출력을 생성하도록 상기 제1논리 회로와 상기 제2논리 회로를 연관시키는 것을 특징으로 하는 적응성 FPGA 논리 모듈회로 형성 방법.
제17항에 있어서,입력 신호의 제3부분을 수신하며,그것으로부터 제3논리 입력 신호를 생성하기 위한 다수의 제3논리 FPGA 논리 모듈을 포함하는 제3논리 회로를 형성하는 단계;및 단일의 논리 출력을 생성하기 위한 다수의 광역 입력 신호에 응답하여,상기 제1논리 회로 및 상기 제3논리 회로를 제1조합 회로로서,상기 제2논리 회로 및 상기 제3논리 회로를 제2조합 회로로서,또는 상기 제1논리 회로,상기 제2논리 회로 및 상기 제3논리 회로를 제3조합 회로로서 선택적이고 택일적으로 연관시키기 위한 제어 회로를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈회로 형성 방법.
제17항에 있어서,상기 다수의 광역 입력 신호로부터 상기 단일의 논리 출력을 생성하기 위하여,상기 제어 회로가 상기 다수의 광역 입력 신호의 제3부분을 개별적으로 수신하기 위한 입력 회로를 포함하도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈회로 형성 방법.
제17항에 있어서,상기 제1논리 회로가 다수의 제1광역 입력 신호를 수신하기 위한 광역 논리 회로를 포함하도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈회로 형성 방법.
제17항에 있어서,상기 제1논리 회로가 다수의 제1협대역 입력 신호를 수신하기 위한 협대역 논리 회로를 포함하도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈회로 형성 방법.
제17항에 있어서,상기 제1논리 회로가 다수의 제1광역 입력 신호를 수신하기 위한 광역 논리 회로를 포함하도록 하며,상기 제2논리 회로가 다수의 제2협대역 입력 신호를 수신하기 위한 협대역 논리 회로를 포함하도록 형성하는 단계를 더 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈회로 형성 방법.
제17항에 있어서,같은 수의 입력을 수신하며 같은 수의 출력을 생성하기 위한 기능적으로 균등한 논리 회로로서 상기 제1논리 회로와 상기 제2논리 회로를 형성하는 단계를 더 포함하는 것을 특징으로 하는 적응성 FPGA 논리 모듈회로 형성 방법.

※ 참고사항: 최초출원 내용에 의하여 공개하는 것임.