JPH0851355A - 結合された異質のフィールドプログラマブル・ゲートアレイ論理モジュールのシステムとその形成方法 - Google Patents

Abstract

(57)【要約】 【目的】 異質の論理モジュールを柔軟に結合すること
により、優れたＦＰＧＡ回路密度と性能を持つ効率的な
論理機能を実現する。 【構成】 柔軟なＦＰＧＡ論理モジュール回路（１０）
であって、第１論理回路（１２）は第１の複数の入力信
号（１４）を受け、これに応じて第１論理出力信号（１
６）を発生する。第２論理回路（３２）は第２の複数の
入力信号（３４）を受け、これに応じて第２論理出力信
号（３６）を発生する。制御回路（２４）は第１論理回
路（１２）と第２論理回路（３２）を結合して広い複数
の入力信号（１４、３４、４４、４６、４８、５０、５
２）を受ける。前記広い複数の入力信号の中から、第１
論理回路（１２）は第１グループ（１４）を受け、第２
論理回路（３２）は第２グループ（３４）を受ける。更
に制御回路（２４）は第１論理回路（１２）と第２論理
回路（３２）を結合して、広い複数の入力信号から１つ
の論理出力（６２）を作る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は電子回路に関し、より特
定すれば、優れた性能とシリコン面積効率特性を持つ、
結合された異質のフィールドプログラマブル・ゲートア
レイ（ＦＰＧＡ）論理モジュールのシステムと、このシ
ステムを形成する方法に関する。

【０００２】

【従来の技術】フィールドプログラマブル・ゲートアレ
イ（ＦＰＧＡ）は集積回路であって、（１）論理モジュ
ールのアレイと、（２）相互接続のためのアンチフュー
ズ（ａｎｔｉｆｕｓｅｓ）と配線の対応するアレイ、と
いうの２つの主な構成要素を備える。論理モジュール
は、トランジスタやダイオードや抵抗器などの多数の基
本的デバイスから成る。論理モジュールは、論理モジュ
ールに結合されたプログラム可能な要素の状態に従っ
て、複数のディジタル論理機能を実現することができ
る。

【０００３】ＦＰＧＡの全構造の開発においては、論理
モジュールの選択が重要な設計の問題である。論理モジ
ュールは、その信号入力の数によって記述することがで
きる。論理モジュールの出力は１つの場合も複数の場合
もある。「広い」論理モジュールは「狭い」論理モジュ
ールより、多くの入力信号を与える。各論理モジュール
に必要な面積は、論理モジュール入力の数に強く依存す
る。従って、当業界では論理モジュールの「粒度」とい
う別の記述的用語がしばしば用いられる。「細かい粒
度」のＦＰＧＡ構造は「狭い」論理モジュールを用い
る。「粗い粒度」の構造は「広い」論理モジュールを用
いる。広い論理モジュールは一般に８入力以上を持つ。

【０００４】広い論理モジュールは、比較的多数の関連
する信号を扱うことを必要とする多くの適用業務におい
て優れた性能を与えることができる。より広い論理モジ
ュールはより浅い深さ（上に定義したように）を用いて
完全な動作を行うことができるので、論理モジュール遅
れの数が少ない。信号は論理モジュールを順に進むの
で、これはプログラム可能な相互接続システムの信号伝
播遅れを避けるという追加の利点を持つ。

【０００５】狭い論理モジュールは一般に面積効率がよ
い。というのは、マッピングツールがユーザの設計を分
解し写像するには、大きい原始論理要素を用いるよりも
小さい原始論理要素を用いる方が容易だからである。面
積効率では、狭い論理モジュールの方が粗い論理モジュ
ールより利用可能なゲート密度が一般に優れている。個
々の狭い論理モジュールを通る遅れは個々の広い論理モ
ジュールを通る遅れよりやや小さいが、細かい粒度のＦ
ＰＧＡは一般により大きい論理深さを必要とするので、
一般に細かい粒度のＦＰＧＡは粗い粒度のＦＰＧＡより
遅くなる。

【０００６】

【発明が解決しようとする課題】広範囲の商業用途にお
いて論理ブロックに入る入力信号の幅が決まっていれ
ば、ＦＰＧＡ構造の問題は簡単であろう。しかし一般の
ディジタル論理では、入力信号の幅は、１入力から８入
力以上まで広い範囲にわたって変化する。

【０００７】性能を高くすることと使用可能なゲート密
度を高くすることという相反する目的のために、これま
でＦＰＧＡの応用では妥協が行われてきた。この問題を
克服するため、精と粗の粒度の論理モジュールをハイブ
リッドにして必要な妥協を緩和する試みがいろいろ行わ
れた。しかし利用可能なソフトウエア設計ツールの能力
が限られているため、この解決法は余り実用的ではな
い。というのは、分解やマッピングや位置決めやツール
の経路選定などが非常に複雑になるからである。

【０００８】必要な場合は広い論理モジュールと狭い論
理モジュールの両方に基づいた論理モジュール回路の動
作特性を持つ、柔軟なＦＰＧＡ論理回路が必要である。

【０００９】入力のいろいろの組合わせに適応し、入力
信号の広い集合と狭い集合の両方に基づいて１つまたは
複数の論理出力を選択的に作ることのできる、柔軟なＦ
ＰＧＡ論理モジュール回路が必要である。

【００１０】更に、優れたＦＰＧＡ回路密度と性能を持
ち、またランダムな論理機能を効率的に実現する、柔軟
なＦＰＧＡ論理モジュール回路が必要である。

【００１１】

【課題を解決するための手段】従って本発明は、優れた
ＦＰＧＡ回路密度と高い性能を持ち、またランダムな論
理機能を効率的に実現して、従来のＦＰＧＡ論理モジュ
ール回路が持つ限界を克服する、柔軟なＦＰＧＡ論理モ
ジュールを与える。本発明は、加算器およびデータ経路
構成要素を効率的に実現する少なくとも２出力モジュー
ルを与え、他方では、独立な狭いモジュールとしてまた
は独立な論理モジュールの機能として現れることのでき
る、柔軟なＦＰＧＡ論理モジュール回路を与える。従っ
て本発明が与える柔軟な論理モジュール回路は、所定の
機能を実現するのに必要なモジュールのレベルを減らす
のに有用であり、従って性能が向上しまた面積効率が高
い。

【００１２】本発明の一態様は柔軟な論理モジュール回
路を与えるもので、その第１論理回路は第１の複数のＦ
ＰＧＡ論理モジュールを備えており、第１の複数の入力
信号を受け、前記第１の複数の入力信号に応じて第１論
理出力信号を発生する。第２論理回路は第２の複数のＦ
ＰＧＡ論理モジュールを備えており、第２の複数の入力
信号を受け、前記第２の入力信号に応じて第２論理出力
信号を発生する。制御回路は第１論理回路と第２論理回
路を結合して広い複数の入力信号を受けることにより、
第１論理回路は前記広い複数の入力信号の第１グループ
を受け、第２論理回路は前記広い複数の入力信号の第２
グループを受ける用にする。更に制御回路は第１論理回
路と第２論理回路を結合して、広い複数の入力信号から
１つの論理出力を作る。

【００１３】本発明の技術的な利点は、２つ以上の異な
る型の論理モジュールを組み合わせて、入力信号の狭い
集合または入力信号の広い集合を受けることができるこ
とである。

【００１４】本発明の別の技術的な利点は、無駄なシリ
コン面積を最小にし、かつ入力信号を論理出力信号に変
換するのに必要な時間を最小にすることである。

【００１５】本発明の更に別の技術的な利点は、一実施
態様では、２つ以上のモジュールから成る柔軟な広い論
理モジュール回路を与えて、従来のＦＰＧＡ論理モジュ
ール回路に見られるようなシリコン面積の無駄をなくす
ことである。

【００１６】本発明の別の技術的な利点は、従来なら独
特の広いモジュールを狭いモジュールアレイに加えたよ
うな場合に、独特の広いモジュールを必要としないこと
である。これにより、専用の広いモジュールを支援する
のに必要なマッピングや位置決めや経路選定の問題が簡
単になる。またこの方法は、広いモジュールを十分利用
できないために生じる無駄を非常に少なくする。その一
例は、論理モジュールが８入力ＡＮＤゲートを扱うこと
ができる場合でも、２入力ＡＮＤゲートを用いることで
ある。

【００１７】本発明の更に別の技術的な利点は、これに
より得られるシリコン面積の改善である。例えば、本発
明により回路が非常に柔軟になるので、シリコン面積の
無駄が少なくなる。

【００１８】

【実施例】本発明の例示の実施態様は各図を参照すれば
よく理解できる。各図において、同じ数字はいろいろの
構成要素の同じおよび対応する部分に用いられている。

【００１９】ここに説明する発明は、アンチフューズに
基づくＦＰＧＡに関するものであって、その機能性は、
選択された論理モジュール入力を論理「１」（高）また
は論理「０」（低）に接続することにより定義される。
しかし本発明の考え方は、メモリセルをプログラム可能
な記憶要素として用いるＦＰＧＡにも適用できること
は、当業者には明らかである。アンチフューズや、いろ
いろの型のメモリセル（スタティックＲＡＭ（ＳＲＡ
Ｍ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、電子的消去可
能ＰＲＯＭ（ＥＥＰＲＯＭ）、フラッシュ消去可能ＲＯ
Ｍ）などのプログラム可能な記憶要素は、各論理モジュ
ールと相互接続構成の、論理機能を制御するのに用いら
れる。

【００２０】相互接続システムは多数の導電線を含み、
これらの導電線は他の線や論理モジュールの入力または
出力に接続することができる。プログラム可能な接続
は、アンチフューズを用いることにより直接実現するこ
とができる。ある型のメモリセルを用いるＦＰＧＡは、
トランジスタやパスゲートを通して配線接続を実現す
る。トランジスタやパスゲートは、２つの二進値のいず
れかを記憶するメモリセルの状態によって決定される導
電（オン）状態または非導電（オフ）状態に保たれる。
相互接続システムはプログラム可能な接続要素と導電線
を含み、これらにより、外部信号をＩＣ結合パッドから
論理モジュールの入力に接続することができる。

【００２１】従来各論理モジュールの機能性は、適当な
アンチフューズをプログラムして、必要な論理モジュー
ルの入力ピンを論理１または０に接続することにより定
義された。残りの入力は「信号入力」であり、論理モジ
ュールが実現する機能に従って、入力信号はこれらの入
力に作用する。この作用の結果は論理モジュールの出力
になる。これは、論理モジュールの全ＦＰＧＡアレイと
相互接続の構成により決定される、複数の論理モジュー
ルで同時に起こる。またプログラム可能な相互接続シス
テムは、論理モジュール出力を他の論理モジュールの入
力やＩＣ出力結合パッドドライバ（外部世界に接続する
もの）に接続する。

【００２２】このようにして、ＦＰＧＡによりいろいろ
のディジタル論理回路を作ることができる。重要なこと
は、ＦＰＧＡにより実現される全機能は、多数の論理モ
ジュールを相互接続することを必要とする複数の複雑な
機能ブロックから成ることが多い、ということである。
この機能ブロックは、深さと幅によって部分的に記述す
ることができる。多数の論理モジュールで構成する機能
ブロックの深さは、論理モジュールの最大数によって測
定される。ただしこの最大数は、入力信号が機能ブロッ
クの出力に達するまでに反転する数である。機能ブロッ
クの幅は、入力信号の数によって測定される。

【００２３】ＦＰＧＡ構造は、次の目的で論理モジュー
ルを選択することにより性能を最大にしようとする。目
的とは、１）一般的な機能ブロックの深さを最小にし、
２）各論理モジュールでの遅れを最小にし、３）論理モ
ジュール内でできるだけ多くの機能を行うことにより、
プログラム可能な相互接続システムを通る信号の伝播に
起因する遅れを最小にする、ことである。この構造は、
この性能の目的と、所定のチップ面積（コスト）内で最
大数の使用可能なゲート（ディジタル論理の機能性）を
ユーザに与えるという目標との間で、妥協しなければな
らない。

【００２４】性能の目的を達成することだけを考慮して
設計された論理モジュールは内部機能が多すぎるので、
ＦＰＧＡユーザに提供されるソフトウエア設計ツールは
論理モジュールを効率的に利用しない場合がある。これ
は主として「マッピング」ツールにより決まる。マッピ
ングツールは、ユーザの設計を、論理モジュールによっ
て実現することのできる原始オペレータに分解し、次に
これらのオペレータをＦＰＧＡ内で与えられる論理モジ
ュールのアレイに適合させる、すなわち写像するもので
ある。人間が入力を与える複雑な論理モジュールにマッ
ピングツールが少数の入力の簡単な機能しか写像しない
場合は、論理モジュールが与える資源はほとんど使われ
ない。これではＦＰＧＡシリコン面積の全体の使用度が
明らかに劣り、ユーザがチップから得られる機能性の割
にはチップのコストは高くなる。

【００２５】本発明がこれらの限界を克服する方法は、
図１を参照すれば理解できる。図１は柔軟なＦＰＧＡ論
理モジュール回路１０を示し、５つの入力信号１４を受
けて第１論理出力信号１６を作るＸモジュール１２を備
える。論理出力信号１６は、Ｆ１論理出力１８とマルチ
プレクサ２２の入力信号２０に向かう。制御信号６８に
従って、マルチプレクサ２２は入力信号２０か入力信号
７２をＺ論理回路２４に通す。論理回路２４は、マルチ
プレクサ２６、２８、３０とＡＮＤゲート５４を備え
る。またＹ論理回路３２は７つの入力３４を受けて、論
理出力信号３６を作る。論理出力３６は、別のＦ２出力
３８か、２対１マルチプレクサ４２の入力信号４０にな
る。

【００２６】Ｚ論理回路２４は、図示のように７つの論
理入力を受ける。すなわち、Ｚ論理回路は入力信号４
４、４６、４８、５０、５２、７２、７４を受ける。Ａ
ＮＤゲート５４は入力信号５０と、入力信号５２の論理
反転とを受けて出力信号５６を出す。Ｚ論理回路２４で
は、Ｍ１マルチプレクサ２６は入力信号４４入力信号４
６と制御信号６４を受けて、出力信号５８を出す。Ｍ２
マルチプレクサ２８は、入力信号４８と５６と制御信号
６４から出力信号６０を出す。

【００２７】Ｙ論理回路３２は７つの入力を受けて、出
力信号３６を出す。出力信号３６は出力Ｆ２信号３８
と、マルチプレクサ４２の入力４０に向かう。この出力
信号は、マルチプレクサ４２の制御信号７０が論理
「１」値の場合に、Ｚ論理回路２４の入力になる。この
ようにして、マルチプレクサＭ１とＭ２はＸ論理回路１
２が実現する機能により制御することができる。同様
に、Ｍ３マルチプレクサ３０はＹ論理回路３２の出力に
より制御することができる。当業者は、論理回路Ｘ、
Ｙ、Ｚの非常に広い機能が図１の複合論理モジュール１
０により実現できることが分かる。

【００２８】入力信号の広い集合の一部は、Ｘ論理回路
１２からＺ論理回路２４の入力信号４４、４６、４８、
５０、５２に同時に行き、入力信号の広い集合の残りの
部分は、大きさが十分であれば、Ｘ論理回路１２に１つ
または複数の入力１４として行くか、またはＹ論理回路
３２に１つまたは複数の入力３４として行き、１つのＦ
３論理出力６２を作る。入力の狭い集合の中の５つ以下
の入力はＸ論理回路１２に別々に入って、Ｆ１出力信号
１８を作る。または、信号入力の広い集合の中の７つ以
下の入力はＹ論理回路３２に１つまたは複数の入力信号
３４として入って、１つのＦ２論理出力信号３８を作
る。更に、５つの入力１４はＸ論理回路１２に入り、７
つの入力３４はＹ論理回路３２に入り、また７つの入力
信号４４、４６、４８、５０、５２、７２、７４はＺ論
理回路２４に入る。すなわち、全体で１９の入力から１
つのＦ３論理出力６２が生じる。

【００２９】図２は、５つの入力信号１４から論理出力
１６を作るＸ論理回路１２を実現する一例を示す。例え
ば、入力信号８０はマルチプレクサ８２に入る。入力信
号８４と、入力信号８６の反転はＡＮＤゲート８８に入
って、マルチプレクサ８２への１つの中間信号９０を作
る。更に、入力信号９２と入力信号９４はＮＯＲゲート
９６に入り、マルチプレクサ８２の入力となる論理出力
９８を作る。これらの信号の全てを用いて、Ｘ論理回路
１２からの論理出力１６を作ることができる。

【００３０】図３は、７つの入力信号３４を受けて論理
出力３６を作るＹ論理回路３２を実現する一例を示す。
例えば、マルチプレクサ１００は入力１０２と、ＡＮＤ
ゲート１０６からの入力１０４を受ける。ＡＮＤゲート
１０６は入力信号１０８と、入力信号１１０の論理的反
転を受ける。更に、マルチプレクサ１１２は入力信号１
１４と、ＮＡＮＤゲート１１８からの入力信号１１６を
受けて中間信号１１３を作る。ＮＡＮＤゲート１１８
は、入力信号１２０と入力信号１２２を受ける。またマ
ルチプレクサ１１２は入力１２４を受ける。

【００３１】Ｘ論理回路１２とＺ論理回路２４とＹ論理
回路３２は、それぞれやや異なる機能性を持つことがで
きる。例えばＸ論理回路１２は、５つの入力信号１４を
受けるのではなく、５つより少ないまたは５つより多い
入力信号を受けてもよい。同様にＺ論理回路２４とＹ論
理回路３２は、図１から図３に示す信号入力数とは異な
る数をそれぞれ受けてもよい。

【００３２】本実施態様の重要な点は、Ｍ４マルチプレ
クサ２２とＭ５マルチプレクサ４２を制御することによ
り、Ｘ論理回路１２またはＹ論理回路３２からの論理出
力と、入力信号４４、４６、４８、５０、５２、７２、
７４に応じてＺ論理回路２４が作る論理応答を組み合わ
せて、１つのＦ３論理出力６２を作ることができる、と
いうことである。二者択一的にまたは選択的に、Ｘ論理
回路１２はＦ１論理出力信号１８を独立に作ってもよ
い。Ｙ論理回路３２はＦ２論理出力３８を独立に作って
もよい。

【００３３】柔軟なＦＰＧＡ回路１０は優れた面積効率
を与える。その理由は、Ｘ論理回路１２とＺ論理回路２
４とＹ論理回路３２という異質の論理回路の入力信号
を、異なる組合わせにすることができるからである。こ
の柔軟性により、非常に多くの入力信号を非常に小さな
追加の回路空間内に納めることができる。更に本実施態
様は、論理モジュールを効率的に用いるという本発明の
考え方を利用する。この柔軟性があるため、狭いモジュ
ールは狭い機能を受け、論理の組合わせ例えばＸＺまた
はＹＺは中間の機能を受け、非常に広いモジュールはＸ
ＹＺ全体の組合わせを用いることができる。

【００３４】要約すると、本実施態様は柔軟なＦＰＧＡ
論理モジュール回路を与えるもので、その第１論理回路
は第１の複数のＦＰＧＡ論理モジュールを備えており、
第１の複数の入力信号を受け、前記第１の複数の入力信
号に応じて第１論理出力信号を発生する。第２論理回路
は第２の複数のＦＰＧＡ論理モジュールを備えており、
第２の複数の入力信号を受け、前記第２の複数の入力信
号に応じて第２論理出力信号を発生する。

【００３５】制御回路は第１論理回路と第２論理回路を
結合して、広い複数の入力信号を受ける。制御回路によ
り、第１論理回路は広い複数の入力信号の第１グループ
を受け、第２論理回路は広い複数の入力信号の第２グル
ープを受けるようにする。更に制御回路は第１論理回路
と第２論理回路を結合して、広い複数の入力信号から１
つの論理出力を作る。

【００３６】柔軟なＦＰＧＡ論理モジュール回路１０の
設計には多数の変形や変更があることは、当業者には明
らかである。別の実施態様の一例を図４に示す。図４に
示す別のＦＰＧＡ論理モジュール回路２００は、Ａ型論
理モジュールと呼ぶ論理モジュール２０２と、Ｂ型論理
モジュールと呼ぶ論理モジュール２０４を備える。

【００３７】論理モジュール２０２は線２０６を通して
第１入力をＭ１マルチプレクサ２０８に受ける。また線
２１０を通る第２入力と、線２１２を通る第３入力の反
転は、ＡＮＤゲート２１４に入る。ＡＮＤゲート２１４
は線２１６を通して出力をマルチプレクサ２０８に与え
る。更に、線２１８を通る第４入力と、線２２０とＩ２
インバータ２２２を通る第５入力の反転は、Ｍ２マルチ
プレクサ２２４に入る。またＭ２マルチプレクサ２２４
は線２２６を通して第６入力を受ける。Ｍ２マルチプレ
クサ２２４からの出力は、線２２８を通してＭ１マルチ
プレクサ２０８に入る。Ｍ１マルチプレクサ２０８は線
２３０を通してＭ５マルチプレクサ２３２とＮ１ ＮＯ
Ｒゲート２３４に出力する。またＭ５マルチプレクサ２
３２は、線２３６を通して第１３入力を受ける。

【００３８】Ｂ型論理回路２０４は線２３８を通して第
７入力を受け、直接Ｍ３マルチプレクサ２４０に入力す
る。また線２４２を通る第８入力と、線２４４を通る第
９入力の反転は、ＡＮＤゲート２４６に入る。ＡＮＤゲ
ート２４６は線２４８を通してＭ３マルチプレクサ２４
０に入力を与える。第１０入力は、線２５０とＩ３イン
バータ２５２を通してＭ４マルチプレクサ２５４に入
る。またＭ４マルチプレクサ２５４は、線２５６を通る
第１１入力と、線２５８を通る第１２入力を受ける。Ｂ
型論理２０４は線２６０を通して出力を出し、これはＮ
１ ＮＯＲゲート２３４とＭ６マルチプレクサ２６２に
入る。またＭ５マルチプレクサ２３２はＮ１ ＮＯＲゲ
ート２３４からの出力を受け、Ｍ６マルチプレクサ２６
２はＩ１インバータ２６４を通して、Ｎ１ ＮＯＲゲー
ト２３４からの出力の反転を受ける。Ｍ６マルチプレク
サ２６２は、線２６６から第１４入力を受ける。これら
の入力の結果は、Ｍ５マルチプレクサ２３２の出力２６
８と、Ｍ６マルチプレクサ２６２の出力２７０になる。

【００３９】従って、柔軟なＦＰＧＡ論理モジュール回
路２００という別の実施態様は、Ａ型とＢ型という異質
の狭い論理モジュールの組合わせである。Ｍ５マルチプ
レクサ２３２とＭ６マルチプレクサ２６２は舵取りマル
チプレクサとして動作し、Ａ型論理回路２０２かＢ型論
理回路２０４が独立に動作するか、またはＡ型論理回路
２０２とＢ型論理回路２０４の広い組合わせとして動作
するかを制御する。より大きな組合わせは、出力がＭ６
マルチプレクサ２６２に行くかＭ５マルチプレクサ２３
２に行くかに従って、Ｎ１ ＮＯＲゲート２３４の出力
のＯＲかＮＯＲの値をとることである。しかしこれは１
つの別の実施態様に過ぎない。

【００４０】本発明を実現するには多くの他の方法があ
る。これらの別の実施態様は、例えばコストと性能の観
点や、大きさの制限や、材料の可用性や、設計の任意の
決定などの多くの理由から、望ましい実施態様の装置と
しては用いられない場合がある。これらの別の実施態様
のいくつかは上に説明した。従って本発明は、特許請求
の範囲によってだけ制限されるものであって、特許請求
の範囲はこのような明らかな別の態様や望ましい設計か
ら離れた態様もカバーする。

【００４１】以上の説明に関して更に以下の項を開示す
る。 （１） 柔軟なＦＰＧＡ論理モジュール回路であって、
第１の複数の入力信号を受け、前記第１の複数の入力信
号に応じて第１論理出力信号を発生する第１論理回路
と、第２の複数のＦＰＧＡ論理モジュールを備え、第２
の複数の入力信号を受け、前記第２の複数の入力信号に
応じて第２論理出力信号を発生する第２論理回路と、前
記第１論理回路と前記第２論理回路を結合して広い複数
の入力信号を受けることにより、前記第１論理回路は前
記広い複数の入力信号の中の第１グループを受け、前記
第２論理回路は前記広い複数の入力信号の中の第２グル
ープを受けるようにし、更に前記第１論理回路と前記第
２論理回路を結合して、前記広い複数の入力信号から１
つの論理出力信号を作る、制御回路と、を備える、柔軟
なＦＰＧＡ論理モジュール回路。

【００４２】（２） 第３の複数のＦＰＧＡ論理モジュ
ールを備え、第３のグループの入力信号を受けてそこか
ら第３の論理出力信号を発生する第３論理回路、を更に
備え、前記制御回路は、前記第１論理回路と前記第３論
理回路を前記第１組合わせ回路とし、また前記第２論理
回路と前記第３論理回路を第２組合わせ回路とし、また
は前記第１論理回路と前記第２論理回路と前記第３論理
回路を第３組合わせ回路として、広い複数の入力信号に
応じて選択的にまた二者択一的に結合して１つの論理出
力を発生する制御回路を更に備える、第１項記載の柔軟
なＦＰＧＡ論理モジュール回路。

【００４３】（３） 前記制御回路は、前記広い複数の
入力信号の中の第３グループを別々に受ける入力回路を
更に備え、前記広い複数の入力信号から前記１つの論理
出力を作る、第１項記載の柔軟なＦＰＧＡ論理モジュー
ル回路。 （４） 前記第１論理回路は、広い第１の複数の入力信
号を受ける広い論理回路を備える、第１項記載の柔軟な
ＦＰＧＡ論理モジュール回路。

【００４４】（５） 前記第１論理回路は狭い論理回路
を備える、第１項記載の柔軟なＦＰＧＡ論理モジュール
回路。 （６） 前記第１論理回路は広い第１の複数の入力信号
を受ける広い論理回路を備え、前記第２論理回路は狭い
第２の複数の第２信号を受ける狭い論理回路を備える、
第１項記載の柔軟なＦＰＧＡ論理モジュール回路。

【００４５】（７） 前記制御回路は、前記第１論理回
路と前記第２論理回路の間に接続するマルチプレクサ回
路を備え、前記第１論理出力信号を外部回路へまたは前
記第２論理回路へ直接出力として選択的に向ける、第１
項記載の柔軟なＦＰＧＡ論理モジュール回路。 （８） 前記第１論理回路と前記第２論理回路は、同等
数の入力を受けて同等数の出力を作る機能的に同等の論
理回路を備える、第１項記載の柔軟なＦＰＧＡ論理モジ
ュール回路。

【００４６】（９） 複数の論理モジュール回路を選択
的に結合して、幅が変動する入力信号に応じて論理出力
信号を発生する方法であって、第１の複数の入力信号を
第１論理回路に受け、前記第１の複数の入力信号に応じ
て第１論理出力信号を発生し、第２の複数の入力信号を
第２論理回路に受け、前記第２の複数の入力信号に応じ
て第２論理出力信号を発生し、第２の複数のＦＰＧＡ論
理モジュールを備える第２論理回路に第２の複数の入力
信号を受け、前記第２の複数の入力信号に応じて第２論
理出力信号を発生し、前記第１論理回路と前記第２論理
回路を結合して広い複数の入力信号を受けることによ
り、前記第１論理回路は前記広い複数の入力信号の中の
第１グループを受け、前記第２論理回路は前記広い複数
の入力信号の中の第２グループを受けるようにし、前記
第１論理回路と前記第２論理回路を結合して前記広い複
数の入力信号から１つの論理出力を作る、段階を含む方
法。

【００４７】（１０） 第３の複数の入力信号を第３論
理回路に受けてそこから第３論理出力信号を発生し、前
記第１論理回路と前記第３論理回路を第１組合わせ回路
とし、前記第２論理回路と前記第３論理回路を第２組合
わせ回路とし、または前記第１論理回路と前記第２論理
回路と前記第３論理回路を第３組合わせ回路として、広
い複数の入力信号に応じて選択的にまた二者択一的に結
合して１つの論理出力を発生する、段階を含む、第９項
記載の方法。

【００４８】（１１） 前記広い複数の入力信号の中の
第３グループを別々に受けて前記広い複数の入力信号か
ら前記１つの論理出力を作る段階を更に含む、第９項記
載の方法。 （１２） 広い第１の複数の入力信号を前記第１論理回
路の広い論理回路に受ける段階を更に含む、第９項記載
の方法。

【００４９】（１３） 狭い第１の複数の入力信号を前
記第１論理回路に受ける段階を更に含む、第９項記載の
方法。 （１４） 広い第１の複数の入力信号を前記第１論理回
路の広い論理回路に受け、また狭い第２の複数の入力信
号を前記第２論理回路の狭い論理回路に受ける段階を更
に含む、第９項記載の方法。

【００５０】（１５） 前記第１論理回路と前記第２論
理回路の間に接続するマルチプレクサ回路を用いて、前
記第１論理出力信号を外部回路へまたは前記第２論理回
路へ直接出力として選択的に向ける段階を更に含む、第
９項記載の方法。 （１６） 同等数の入力を前記第１論理回路と前記第２
論理回路に受け、諸入力に同等の機能を実行することに
より、前記第１論理回路と前記第２論理回路から同等数
の出力を発生する段階を更に含む、第９項記載の方法。

【００５１】（１７） 柔軟なＦＰＧＡ論理モジュール
回路を形成する方法であって、第１の複数の入力信号を
受け、前記第１の複数の入力信号に応じて第１論理出力
信号を発生する第１論理回路を形成し、第２の複数の入
力信号を受け、前記第２の複数の入力信号に応じて第２
論理出力信号を発生する、第２の複数のＦＰＧＡ論理モ
ジュールを備える第２論理回路を形成し、前記第１論理
回路と前記第２論理回路を結合して広い複数の入力信号
を受けることにより、前記第１論理回路は前記広い複数
の入力信号の中の第１グループを受け、前記第２論理回
路は前記広い複数の入力信号の中の第２グループを受け
るように制御回路を形成し、前記制御回路は前記第１論
理回路と前記第２論理回路を更に結合して、前記広い複
数の入力信号から１つの論理出力を作る、段階を含む方
法。

【００５２】（１８） 第３グループの入力信号を受け
てそこから第３論理出力信号を発生する、第３の複数の
ＦＰＧＡ論理モジュールを備える第３論理回路を形成
し、前記第１論理回路と前記第３論理回路を第１組合わ
せ回路とし、前記第２論理回路と前記第３論理回路を第
２組合わせ回路とし、または前記第１論理回路と前記第
２論理回路と前記第３論理回路を第３組合わせ回路とし
て、広い複数の入力信号に応じて選択的にまた二者択一
的に結合して１つの論理出力を発生する制御回路を更に
形成する、ことを含む、第１７項記載の方法。

【００５３】（１９） 前記広い複数の入力信号の中の
第３グループを別々に受ける入力回路を備え、前記広い
複数の入力信号から前記１つの論理出力を作る制御回路
を形成する段階を更に含む、第１７項記載の方法。 （２０） 広い第１の複数の入力信号を受けるための広
い論理回路を備える、第１論理回路を形成する段階を更
に含む、第１７項記載の方法。

【００５４】（２１） 狭い第１の複数の入力信号を受
けるための狭い論理回路を備える、第１論理回路を形成
する段階を更に含む、第１７項記載の方法。 （２２） 広い第１の複数の入力信号を受けるための広
い論理回路を備える、前記第１論理回路と、狭い論理回
路を備えて狭い第２の複数の第２信号を受ける前記第２
論理回路を形成する、第１７項記載の方法。

【００５５】（２３） 同等数の入力を受けて同等数の
出力を作るために、前記第１論理モジュールと前記第２
論理モジュールを機能的に同等な論理回路として形成す
る段階を更に備える、第１７項記載の方法。

【００５６】（２４） 柔軟なＦＰＧＡ論理モジュール
回路であって、第１の複数の入力信号を受け、前記第１
の複数の入力信号に応じて第１論理出力信号を発生する
第１論理回路を含む。第２論理回路は第２の複数のＦＰ
ＧＡ論理回路モジュールを含んでおり、第２の複数の入
力信号を受け、前記第２の複数の入力信号に応じて第２
論理出力信号を発生する。制御回路は第１論理回路と第
２論理回路を結合して広い複数の入力信号を受ける。第
１論理回路は前記広い複数の入力信号の中の第１グルー
プを受け、第２論理回路は広い複数の入力信号の中の第
２グループを受ける。制御回路は第１論理回路と第２論
理回路を更に結合して、広い複数の入力信号から１つの
論理出力を作る。

【図面の簡単な説明】

本発明とその用法と利点は、添付の図面を参照して例示
の実施態様の説明を読めばよく理解できる。

【図１】Ｘ型、Ｙ型、Ｚ型と呼ぶモジュールを備える、
本発明の一実施態様。

【図２】本実施態様のＸモジュールの一例。

【図３】本実施態様のＹモジュールの一例。

【図４】Ａ型とＢ型と呼ぶ２つの狭いモジュールを組み
合わせた、本発明の別の実施態様。

【符号の説明】

１０ 柔軟なＦＰＧＡ論理モジュール回路 １２ Ｘ論理回路 １４ Ｘ論理回路の入力 ２４ Ｚ論理回路 ３２ Ｙ論理回路 ３４ Ｙ論理回路の入力

フロントページの続き (72)発明者 ミトラ ナセルバクト アメリカ合衆国テキサス州ダラス，ウエス ト ノースウエスト ハイウエイ 6211, ナンバー ジー408 (72)発明者 マヘシュ エム．メヘンデール インド国バンガロアー，クマンハルリ メ イン ロード，ジャル バイ ビハー 194 (72)発明者 マーク ジー．ハーワード アメリカ合衆国テキサス州ダラス，ウィン チェスター 7031 (72)発明者 ナガラジ ナラシムハ サビスリ インド国カルナタカ，バンガロアー，バナ シャンカリ セカンド ステージ，サーテ ィース クロス，イレブンス メイン，ナ ンバー 60 (72)発明者 ビー．ピー．ビジャヤ サラシー インド国カルナタカ，バンガロアー，ジャ ヤナガー，セブンス ブロック，セブンス クロス，（グラウンド フロアー）ナン バー 488

Claims (2)

【特許請求の範囲】
1. 【請求項１】 柔軟なＦＰＧＡ論理モジュール回路であ
   って、 第１の複数の入力信号を受け、前記第１の複数の入力信
   号に応じて第１論理出力信号を発生する第１論理回路
   と、 第２の複数のＦＰＧＡ論理モジュールを有し、第２の複
   数の入力信号を受け、前記第２の複数の入力信号に応じ
   て第２論理出力信号を発生する第２論理回路と、 前記第１論理回路と前記第２論理回路を結合して広い複
   数の入力信号を受けることにより、前記第１論理回路は
   前記広い複数の入力信号のうちの第１グループを受け、
   前記第２論理回路は前記広い複数の入力信号のうちの第
   ２グループを受けるようにし、更に前記第１論理回路と
   前記第２論理回路を結合して、前記広い複数の入力信号
   から１つの論理出力信号を作る制御回路と、を備える、
   柔軟なＦＰＧＡ論理モジュール回路。
2. 【請求項２】 複数の論理モジュール回路を選択的に結
   合して、幅が変動する入力信号に応じて論理出力信号を
   発生する方法であって、 第１の複数の入力信号を第１論理回路に受け、前記第１
   の複数の入力信号に応じて第１論理出力信号を発生し、 第２の複数の入力信号を第２論理回路に受け、前記第２
   の複数の入力信号に応じて第２論理出力信号を発生し、 第２の複数のＦＰＧＡ論理モジュールを備える第２論理
   回路に第２の複数の入力信号を受け、 前記第２の複数の入力信号に応じて第２論理出力信号を
   発生し、 前記第１論理回路と前記第２論理回路を結合して広い複
   数の入力信号を受けることにより、前記第１論理回路は
   前記広い複数の入力信号のうちの第１グループを受け、
   前記第２論理回路は前記広い複数の入力信号のうちの第
   ２グループを受けるようにし、 前記第１論理回路と前記第２論理回路を結合して前記広
   い複数の入力信号から１つの論理出力を作る、段階を含
   む方法。