KR960002764A - 캐패시터를 구비한 반도체 패키지 및 그 제조방법 - Google Patents

캐패시터를 구비한 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

리드 프레임의 다이패드상에 접착된 반도체 칩을 본딩 와이어에 의해 내부 리드 전기적으로 연결한 후 다이패드의 하부를 노출시켜서 에폭시수지로 몰딩한 고속 박형 반도체패키지에 있어서, 노이즈를 방지하기 위하여 감결합 커패시터를 별도로 설치하지만 노이즈를 제거하는 데는 한계가 있으므로, 노출된 다이패드의 하부 표면에 수지 또는 금속산화물로 된 유전체 박막을 형성시켜 유전체 박막과 결합될 부분이 형성된 인쇄회로기판을 준비하고, 인쇄회로기판에 상기 유전체 박막이 형성된 반도체 패키지를 실장시켰다. 따라서, 유전체 형성에 의한 노이즈 제거방법은 패키지의 하면과 인쇄회로기판사이가 매우 좁은 모든 박형 패키지에 적용될 수 있다.

Description

캐패시터를 구비한 반도체 패키지 및 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 이 발명에 따른 캐패시터를 구비한 반도체 패키지의 일실시예를 나타낸 것으로서, (가)는 그 단면도, (나)는 Ⅲ-Ⅲ선으로 바라본 평면도.

Claims (7)

  1. 리드 프레임의 다이패드상에 접착제에 의해 접착된 반도체 칩이 본딩 와이어에 의해 리드 프레임의 내부 리드와 전기적으로 연결되어 있고, 상기 반도체 칩 및 상기 다이패드는 외부 환경으로부터 보호하기 위하여 에폭시 몰딩수지로 몰딩되어 있는 박형 반도체 패키지에 있어서, 상기 다이패드의 노출된 하부 표면과 전원 및 신호 공급라인이 형성된 인쇄회로기판사이에 유전체 박막을 개재시키는 것을 특징으로 하는 캐패시터를 구비한 반도체 패키지.
  2. 제1항에 있어서, 상기 유전체 박막은 수지로 이루어진 것을 특징으로 하는 캐패시터를 구비한 반도체 패키지.
  3. 제2항에 있어서, 상기 수지로 폴리이미드 또는 에폭시 수지중의 어느 하나로 이루어진 것을 특징으로 하는 캐패시터를 구비한 반도체 패키지.
  4. 제1항에 있어서, 상기 유전체 박막은 금속산화믈로 이루어진 것을 특징으로 하는 캐패시터를 구비한 반도체 패키지.
  5. 제4항에 있어서, 유전체는 산화탄탈륨, 바륨-티타늄 산화물, 산화규소, 질화규소 중 어느 하나를 이루어진 것을 특징으로 하는 캐패시터를 구비한 반도체 패키지.
  6. 제1항에 있어서, 상기 박형 반도체 패키지가 3차원으로 적층된 것을 특징으로 하는 캐패시터를 구비한 반도체 패키지.
  7. 박형 반도체 패키지의 제조방법에 있어서, 리드 프레임의 다이패드상에 접착제에 의해 접착된 반도체 칩을 본딩 와이어에 의해 리드 프레임의 내부 리드와 전기적으로 연결한 후 상기 반도체 칩 및 상기 다이패드를 외부 환경으로부터 보호하기 위하여 다이패드의 하부를 노출시켜서 에폭시 몰딩 컴파운드를 몰딩하는 단계와; 상기 다이패드의 노출된 하부 표면에 유전체 박막을 형성시키는 단계와; 상기 유전체 부분과 결합될 부분이 형성된 인쇄회로기판을 준비하는 단계와; 상기 인쇄회로기판에 상기 유전체 박막이 형성된 반도체 패키지를 부착시키는 단계로 구성된 것을 특징으로 하는 캐패시터를 구비한 반도체 패키지의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940012953A 1994-06-09 1994-06-09 캐패시터를 구비한 반도체 패키지 및 그 제조방법 KR0134649B1 (ko)

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* Cited by examiner, † Cited by third party
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KR100520669B1 (ko) * 1999-05-06 2005-10-10 주식회사 하이닉스반도체 Ｔｓｉ 공정에 의한 초미세 패턴의 형성방법
CN116441752A (zh) * 2023-04-27 2023-07-18 广州丰江微电子有限公司 高精度定位引线框架切割系统

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* Cited by examiner, † Cited by third party
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KR100520669B1 (ko) * 1999-05-06 2005-10-10 주식회사 하이닉스반도체 Ｔｓｉ 공정에 의한 초미세 패턴의 형성방법
CN116441752A (zh) * 2023-04-27 2023-07-18 广州丰江微电子有限公司 高精度定位引线框架切割系统
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