KR200286322Y1 - 반도체패키지 - Google Patents

반도체패키지 Download PDF

Info

Publication number
KR200286322Y1
KR200286322Y1 KR2019970016163U KR19970016163U KR200286322Y1 KR 200286322 Y1 KR200286322 Y1 KR 200286322Y1 KR 2019970016163 U KR2019970016163 U KR 2019970016163U KR 19970016163 U KR19970016163 U KR 19970016163U KR 200286322 Y1 KR200286322 Y1 KR 200286322Y1
Authority
KR
South Korea
Prior art keywords
die
lead
semiconductor
package
support bar
Prior art date
Application number
KR2019970016163U
Other languages
English (en)
Other versions
KR19990002589U (ko
Inventor
김덕훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR2019970016163U priority Critical patent/KR200286322Y1/ko
Publication of KR19990002589U publication Critical patent/KR19990002589U/ko
Application granted granted Critical
Publication of KR200286322Y1 publication Critical patent/KR200286322Y1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Die Bonding (AREA)

Abstract

본 고안은 워피지(warpage) 특성을 개선한 반도체 패키지를 개시한다.
개시된 본 고안의 반도체 패키지는, 다수개의 접속 단자가 중앙에 배열된 반도체 다이와, 상기 반도체 다이 상면에 소정 부분이 부착된 인너 리드와 패키지 몸체 외부로 연장된 아웃 리드를 갖는 리드와, 상기 인너 리드와 반도체 다이의 접속단자를 전기적으로 연결하는 와이어와, 상기 반도체 다이 및 상기 리드의 소정 부분을 봉지하는 패키지 몸체를 포함하며, 상기 패키지 몸체 내의 리드 중 상기 다이 외측의 리드 저부에 직사각형 또는 상기 다이의 외주를 둘러싸도록 'ㄷ'자 또는 'ㅁ'자 형태를 갖는 금속 재질의 서포트 바가 구비된 것을 특징으로 한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 고안은 반도체 패키지에 관한 것으로, 보다 구체적으로는 리드 온 칩(Lead On Chip : 이하 LOC) 반도체 패키지에 관한 것이다.
일반적으로, LOC 패키지는, 칩 상부에 내부 리드가 얹어지는 구조로서, 그 전형적인 한 예가 도 1A에 도시되어 있는 바, 이를 간단한 살펴보면 다음과 같다.
도면은 리드 온 칩 패키지의 단면도로서, 도면에서 1은 반도체 다이이고, 2는 상기 칩(1)의 외부로의 전기적인 접속 경로를 이루는 리드 프레임이다.
도시된 바와 같이, 상기 반도체 다이(1)의 상면에 리드 프레임(2)의 리드가 접착제(도시되지 않음)의 개재하에 부착되어 있다. 상기 다이(1)의 중앙에는 다수개의 본딩 패드(1a)가 배열되어 있고, 이 패드(1a)와 리드 프레임(2)의 리드가 금속와이어(3)에 의해 연결되어 전기적인 접속을 이루고 있다.
그리고, 도면에서 부호 4는 패키지 몸체로서, 이는 와이어 본딩된 반도체 다이(1)를 몰드 다이로 이송하여 에폭시 수지 등과 같은 수지를 주입, 충진하는 것에의하여 형성된다.
이와 같은 LOC 패키지는 통상의 반도체 패키지와 같이, 패키지 몸체(5)의 외측으로 돌출되는 리드 프레임의 리드를 기판에 솔더링 하는 것에 의하여 실장되어 소정의 전기적인 신호를 입출력 하는 작용을 하게 되는데, 같은 외형의 패키지에 비하여 더 큰 다이들을 탑재할 수 있을 뿐만 아니라, 다이의 신호 전달 패드와 리드프레임과의 연결을 훨씬 자유롭게 할 수 있다는 잇점등으로 개발되어 실용화되고 있다.
그러나 상기와 같은 LOC 패키지는 다이(1)가 존재하는 부분과 다이(5)의 양측 가장자리 부분간에 도 1B에 도시된 것과 같이, 워피지(warpage) 특성이 상이하게 된다.
여기서, 워피지는 반도체를 구성하는 재료간의 선팽창 계수 또는 수축 계수들의 차이 또는 두께차에 의하여 발생되는 휨 정도이다.
보다 구체적으로 설명하면, 도 1A에서의 "a" 부분은 패키지 상부로 부터, 패키지 몸체 부분인 에폭시 수지/리드 프레임/실리콘 다이/에폭시 수지의 4층구조로 되어 있고, "b" 부분은 에폭시 수지/리드 프레임/에폭시 수지의 3층 구조로 되어 있다.
이로 인하여, "a" 부분과 "b" 부분에서의 에폭시 수지의 두께비가 서로 상이하게 되어, 워피지를 증가시키게 된다.
또한, "a" 부분의 리드 프레임(2)은 다이(1)에 의하여 지지되지만, "b" 부분의 리드 프레임(2)은 지지 수단의 부재로, 워피지를 더욱 증가시키게 되는 원인이 된다.
따라서, 본 고안은 상기한 종래의 문제점을 해결하기 위하여 안출된 것으로, 패키지의 워피지 특성을 개선시킬 수 있는 반도체 패키지를 제공하는 것을 목적으로 한다.
도 1은 종래의 리드 온 칩 패키지의 단면도.
도 2는 본 고안에 따른 반도체 패키지의 단면도.
도 3A 내지 도 3C는 본 고안의 제 1 실시예에 따른 서포트 바의 형상을 나타낸 반도체 패키지의 평면도.
*도면의 주요 부분에 대한 부호의 설명*
11 : 다이 12 : 리드
13 : 접착제 14 : 서포트 바
15 : 와이어 16 : 패키지 몸체
상기 목적을 달성하기 위한 본 고안의 반도체 패키지는,
다수개의 접속 단자가 중앙에 배열된 반도체 다이와,
상기 반도체 다이 상면에 소정 부분이 부착된 인너 리드와 패키지 몸체 외부로 연장된 아웃 리드를 갖는 리드와,
상기 인너 리드와 반도체 다이의 접속 단자를 전기적으로 연결하는 와이어와,
상기 반도체 다이 및 상기 리드의 소정 부분을 봉지하는 패키지 몸체를 포함하며,
상기 패키지 몸체 내의 리드 중 상기 다이 외측의 리드 저부에 직사각형 또는 상기 다이의 외주를 둘러싸도록 'ㄷ'자 또는 'ㅁ'자 형태를 갖는 금속 재질의 서포트 바가 구비된 것을 특징으로 한다.
본 고안에 의하면, 다이 외측 리드 프레임에 서포트 바를 형성하여, 반도체 패키지의 워피지 특성이 개선된다.
[실시예]
이하 첨부한 도면에 의거하여 본 고안의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2는 본 고안의 제 1 실시예에 따른 반도체 패키지의 단면도이고, 도 3A 내지 도 3C는 본 고안의 제 1 실시예에 따른 서포트 바의 형상을 나타낸 반도체 패키지의 평면도이다.
본 실시예는 워피지 특성을 개선시키기 위하여, 다이 외측의 리드 프레임에 서포트 바가 설치된다.
이를 보다 구체적으로 설명하면, 도 2에 도시된 바와 같이, 센터부에 다수개의 접속 단자(11a)가 구비된 반도체 다이(11) 상에 리드 프레임(12)이 부착된다. 이때, 리드 프레임(12)의 일부는 반도체 다이(11)상에 놓이게 되고, 일부는 다이(11) 외측으로 연장된다. 여기서, 접속 단자(11a)와 다이(11) 상면에 놓여진 리드 프레임(12)과 와이어(15)에 의하여 본딩된다.
반도체 다이(11)와 리드 프레임(12)의 소정 부분은 에폭시 수지에 의하여 봉지되어, 패키지 몸체(16)가 형성된다.
이때, 패키지 몸체(16)내의 리드 프레임(12)을 인너 리드(12a)라 하고, 패키지 몸체(16) 외측의 리드 프레임(12)을 아웃 리드(12b)라 한다.
상기 다이(11) 외측 인너 리드(12a)의 저부에는 서포트 바(14)가 부착된다. 상기 서포트 바(14)는 금속 재질로 형성되고, 접착층(13)에 의하여 인너 리드(12a)에 부착된다. 여기서, 접착층(13)은 50 내지 100㎛의 두께를 갖으며, 열 경화성 수지 또는 열가소성 물질이 단일 또는 다층 구조로 형성될 수 있다. 상기 서포트 바(14)의 두께는 약 5 내지 40mil 이다.
도 3A 내지 도 3C는 서포트 바의 형상을 나타낸 평면도로서, 서포트 바(14)는 도 3A에 도시된 바와 같이, 다이(11)와 소정 간격과 이격된 위치에 직사각형의 형태로 형성될 수 있다. 또한, 상기 서포트 바(14)는 도 3B에 도시된 바와 같이 다이(11) 양측 가장자리 부분을 감쌀 수 있도록 "C" 자형태로 형성될 수 있으며, 도 3C와 같이 다이(11)의 전체의 가장자리를 감쌀 수 있도록 틀 형상으로 형성될 수 있다.
이와같이, 다이(11) 외측의 인너 리드(12a)의 저부에 금속 재질의 서포트 바를 형성하게 되면, 리드 프레임(12)이 지지되어, 워피지가 감소된다.
또한, 패키지 몸체와 리드 프레임사이의 공간부가 줄게 되어, 상, 하부 또는 좌우의 에폭시 수지의 플로우 균형을 이룰 수 있다.
또한, 패키지 내에 금속의 양을 증대시키므로, 열 수행 능력이 증대된다.
본 고안에서는 서포트 바의 전면 구조에 대하여만 설명하였지만, 서포트 바의 측면또한 다양하게 변형시켜 실시할 수 있다.
이상에서 자세히 설명된 바와 같이, 본 고안에 의하면, 다이 외측의 인너 리드 저부에 금속 재질로 된 서포트 바를 접착제에 의하여 부착시키므로써, 워피지를 개선 시키고, 반도체 패키지 몸체내에서 몰딩재의 균형을 달성할 수 있다.
기타, 본 고안은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 다수개의 접속 단자가 중앙에 배열된 반도체 다이와,
    상기 반도체 다이 상면에 소정 부분이 부착된 인너 리드와 패키지 몸체 외부로 연장된 아웃 리드를 갖는 리드와,
    상기 인너 리드와 반도체 다이의 접속 단자를 전기적으로 연결하는 와이어와,
    상기 반도체 다이 및 상기 리드의 소정 부분을 봉지하는 패키지 몸체를 포함하며,
    상기 패키지 몸체 내의 리드 중 상기 다이 외측의 리드 저부에 직사각형 또는 상기 다이의 외주를 둘러싸도록 'ㄷ'자 또는 'ㅁ'자 형태를 갖는 금속 재질의 서포트 바가 구비된 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 서포트 바는 접착제에 의하여 부착된 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 접착제는 열경화성 수지 또는 열 가소성 물질이 단일층 또는 다층으로 된 막인 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 접착제의 두께는 50 내지 100㎛인 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 서포트 바의 두께는 5 내지 40mil 인 것을 특징으로 하는 반도체 패키지.
KR2019970016163U 1997-06-27 1997-06-27 반도체패키지 KR200286322Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019970016163U KR200286322Y1 (ko) 1997-06-27 1997-06-27 반도체패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019970016163U KR200286322Y1 (ko) 1997-06-27 1997-06-27 반도체패키지

Publications (2)

Publication Number Publication Date
KR19990002589U KR19990002589U (ko) 1999-01-25
KR200286322Y1 true KR200286322Y1 (ko) 2002-12-18

Family

ID=53898520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019970016163U KR200286322Y1 (ko) 1997-06-27 1997-06-27 반도체패키지

Country Status (1)

Country Link
KR (1) KR200286322Y1 (ko)

Also Published As

Publication number Publication date
KR19990002589U (ko) 1999-01-25

Similar Documents

Publication Publication Date Title
US6087718A (en) Stacking type semiconductor chip package
US6545345B1 (en) Mounting for a package containing a chip
US6853059B1 (en) Semiconductor package having improved adhesiveness and ground bonding
JPH05109975A (ja) 樹脂封止型半導体装置
US6967395B1 (en) Mounting for a package containing a chip
US6501161B1 (en) Semiconductor package having increased solder joint strength
KR20070015014A (ko) 적층형 다이 패키지의 제작 방법
US6650005B2 (en) Micro BGA package
KR200286322Y1 (ko) 반도체패키지
JP6487584B1 (ja) 圧力センサーパッケージ構造
KR100221918B1 (ko) 칩 스케일 패키지
KR19990086280A (ko) 반도체 패키지
KR100218335B1 (ko) 칩 사이즈 패키지
KR100481927B1 (ko) 반도체패키지및그제조방법
KR20000034120A (ko) Loc형 멀티 칩 패키지와 그 제조 방법
KR100708050B1 (ko) 반도체패키지
KR0185571B1 (ko) 내부리드 말단에 칩접착 단차부가 형성된 칩 온 리드용 리드프레임 및 그를 이용한 반도체 칩 패키지
KR200245729Y1 (ko) 반도체패키지구조
KR100537893B1 (ko) 리드 프레임과 이를 이용한 적층 칩 패키지
US4918512A (en) Semiconductor package having an outwardly arced die cavity
KR0152902B1 (ko) 버텀리드형 반도체 패키지의 구조 및 그 제조방법
KR100567045B1 (ko) 반도체 패키지
KR200154510Y1 (ko) 리드 온 칩 패키지
KR100337456B1 (ko) 반도체패키지용 프레임 및 이를 이용한 반도체패키지의 제조 방법
KR100542664B1 (ko) 반도체패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20090727

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee