KR950027831A - 자동-리프레시 회로를 포함한 반도체 메모리 장치 및 이 장치의 자동-리프레싱에 대한 테스팅 방법 - Google Patents

자동-리프레시 회로를 포함한 반도체 메모리 장치 및 이 장치의 자동-리프레싱에 대한 테스팅 방법 Download PDF

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엘슨 다우스 데이빗
프리드릭 엘리스 웨인
레이 헤드버그 에릭
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윌리엄 티. 엘리스
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Abstract

본 발명은 반도체 메모리 어레이를 위한 프로그래머블 자동-시간 조정 리프레시 회로와 자동-리프레시 레이트를 프로그램하고 자동-리프레시 동작을 위한 리프레시 레이트 및 대기 상태 간격을 설정 및 검증하기 위해 자동-시간 조정 리프레시 회로를 비심해적이며 결정론적으로 테스팅하는 방법을 제공하는 것을 목적으로 한다. 프로그래머블 리프레시 회로는 클럭킹 신호를 출력시키는 자동-시간 조정 발진기와, 제1신호 패턴 및 제2신호 패턴을 출력시키는 프로그래머블 패턴 발생기를 포함한다. 제1 신호 패턴은 카운터 회로에 공급되며 이 카운터 회로는 클럭킹 신호도 수신한다. 카운터 회로는 클럭킹 신호에 의해 구동되어진 카운트가 프로그래머블 패턴 발생기에 의해 생성된 제1 신호 패턴에 대응하는 디지탈 패턴 표시에 도달할 때마다 신호 펄스를 출력시킨다. 신호 펄스를 수신하여 반도체 메모리 장치의 메모리 어레이중 일부를 리프레싱함으로써 신호 펄스에 응답하기 위한 리프레시 제어 논리가 접속되어 있다. 자동-리프레시 동작을 위한 대기 상태 간격을 설정하기 위해 리프레시 제어 논리에서 제2신호 패턴이 사용된다. 또한, 프로그래머블 자동-리프레시 회로를 테스팅하기 위한 여러 방법도 기술되어 있다.

Description

자동-리프레시 회로를 포함한 반도체 메모리 장치 및 이 장치의 자동-리프레싱에 대한 테스팅 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 원리에 따른 자동-시간 조정 리프레시 회로[self-timed refresh(S. T. R.) circuit)를 포함하는 반도체 메모리 장치의 블럭 회로도,
제2도는 제1도의 자동-시간 조정 리프레시(S. T. R.)회로에 대한 본 발명에 따른 일실시예의 블럭 회로도.

Claims (32)

  1. 워드 라인들 및 비트 라인들을 통해 액세스되는 메모리 어레이를 갖는 반도체 메모리 장치에 집적되어진 프로그래머블 리프레시 회로(a programmable refresh circuit integrated with a semiconductor memory device having a memory array accessed through word lines and bit lines)에 있어서, 클럭킹 신호(a clocking signal)를 출력시키는 자동-시간 조정 발진기(self-timed oscillator), 제1 신호 패턴을 발생시키는 프로그래머블 패턴 발생 수단(programmable pattern generating means), 상기 프로그래머블 패턴 발생 수단에 의해 발생되어진 제1 신호 패턴과 상기 자동-시간 조정 발진기로부터의 클럭킹 신호를 수신하도록 접속되어 있으며, 상기 클럭킹 신호에 의해 구동되는 카운트(Count)를 가지며 상기 카운트가 상기 프로그래머블 패턴 발생 수단에 의해 발생된 제1 신호 패턴에 대응하는 디지탈 패턴 표시(a digital pattern representation)에 도달할 때 신호 펄스를 출력시키는 카운터 수단(counter menas) 및 상기 카운터 수단으로부터의 신호 펄스 출력을 수신하도록 상기 카운터 수단에 접속되어 있으며, 반도체 메모리 장치의 어레이중 일부를 리프레싱(refresh)함으로써 상기 신호 펄스 출력에 응답하는 리프레시 제어 논리 회로(refresh control logic)를 포함하며, 상기 카운터 수단으로부터 나온 다수의 신호 펄스 출력에 의해 메모리 어레이가 리프레시 되어지는 리프레시 레이트가 정해지는 것을 특징으로 하는 프로그래머블 리프레시 회로.
  2. 제1항에 있어서, 상기 리프레시 제어 논리 회로는 이 제어 논리 회로가 반도체 메모리 장치에 접속된 제어 시스템으로부터 자동-리프레시 개시 신호를 수신한 후 프로그래머블 “대기 상태 간격(wait state interval)” 동안 메모리 어레이의 리프레싱을 불가능하게 하는 수단과, 상기 대기 상태 간격후에 메모리 어레이의 리프레싱을 가능하게 하는 수단을 포함하는 것을 특징으로 하는 프로그래머블 리프레시 회로.
  3. 제2항에 있어서, 반도체 메모리 장치는 이 장치에 접속되어 있는 제어 시스템으로부터 행 어드레스 스트로브(RAS) 신호 및 열 어드레스 스트로브(CAS) 신호를 수신하며, 상기 자동-리프레시 개시 신호는 제어 시스템으로부터 수신된 신호들의 RAS 전의 CAS 전이(a CAS before RAS transition)를 포함하는 것을 특징으로 하는 프로그래머블 리프레시 회로.
  4. 제2항에 있어서, 상기 프로그래머블 패턴 발생 수단은 제2 신호 패턴을 발생하기 위한 수단을 포함하며, 상기 리프레시 제어 논리 회로는 상기 프로그래블 패턴 발생 수단에 의해 발생된 제2 신호 패턴을 수신하도록 접속되어 있으며, 상기 리프레시 제어 논리 회로는 리프레시 개시 다음의 대기 상태 간격을 결정하기 위해 상기 카운터 수단의 카운트의 디지탈 패턴 표시 일부를 상기 프로그래머블 패턴 발생 수단에 의해 발생된 재2 신호 패턴과 비교하는 비교 수단(comparing means)을 포함하는 것을 특징으로 하는 프로그래머블 리프레시 회로.
  5. 제4항에 있어서, 상기 프로그래머블 패턴 발생 수단은 리프레시 레이트를 프로그램하데 사용되는 제1신호 패턴을 발생하는 제1 퓨즈 뱅크(a first bank of fuses) 및 대기 상태 간격을 프로그램하는데 사용되는 제2 신호 패턴을 발생하는 제2 퓨즈 뱅크(a second bank of fuses)를 포함하는 것을 특징으로 하는 프로그래머블 리프레시 회로.
  6. 제4항에 있어서, 상기 카운터 수단은 상기 자동-시간 조정 발진기에 접속된 단일 카운터(single counter)를 포함하며, 상기 단일 카운터는 상기 클럭킹 신호에 의해 구동되는 카운트를 포함하는 것을 특징으로 하는 프로그래머블 리프레시 회로.
  7. 제4항에 있어서, 상기 리프레시 제어 논리 회로로 상기 신호 펄스가 출력될 때 상기 카운터 수단을 리셋트(reset)하는 수단을 더 포함하는 것을 특징으로 하는 프로그래머블 리프레시 회로.
  8. 제1항에 있어서, 상기 자동-시간 조정 발진기는 두개의 비중첩 클럭킹 신호(non-overlapping clocking signals)를 상기 카운터 수단에 출력시키고, 상기 카운터 수단의 카운트는 상기 두개의 비중첩 클럭킹 신호 모두에 의해 구동되어지는 것을 특징으로 하는 프로그래머블 리프레시 회로.
  9. 제8항에 있어서, 상기 카운터 수단은 상기 자동-시간 조정 발진기로부터 출력되는 두개의 비중첩 클럭킹 신호를 수신하도록 접속된 N 분할 카운터(a divide by N counter)를 포함하며, 상기 N은 정수인 것을 특징으로 하는 프로그래머블 리프레시 회로.
  10. 제1항에 있어서, 상기 카운터 수단은 카운트를 갖고 있는 카운터 및 카운터에 접속된 리프레시 레이트 비교 수단(refresh rate comparing means)을 포함하여, 상기 카운터는 상기 자동-시간 조정 발진기로부터 출력되는 클럭킹 신호를 수신하며, 상기 리프레시 레이트 비교 수단은 상기 카운터의 카운트를 상기 프로그래머블 패턴 발생 수단에 의해 발생된 제1신호 패턴과 비교하여, 상기 카운트의 디지탈 패턴 표시가 상기 프로그래머블 패턴 발생 수단에 의해 발생된 제1 신호 패턴과 일치하면 신호 펄스를 출력시키는 수단을 포함하는 것을 특징으로 하는 프로그래머블 리프레시 회로.
  11. 제1항에 있어서, 반도체 메모리 장치는 행 어드레스 스트로브(RAS) 클럭 발생기(clock generator) 및 열 어드레스 스트로브(CAS) 클럭 발생기를 포함하며, 상기 RAS 클럭 발생기는 반도체 메모리 장치에 접속된 외부 제어 시스템(external control system)으로부터 RAS 신호를 수신하도록 접속되어 있는 RAS 버퍼(a RAS buffer)를 가지며, 상기 CAS 클럭 발생기는 반도체 메모리 장치에 접속된 외부 제어 시스템으로부터 CAS 신호를 수신하도록 접속되어 있는 CAS 버퍼(a CAS buffer)를 가지며, 상기 프로그래머블 리프레시 회로는 상기 RAS 버퍼 및 CAS 버퍼에 접속되어 있으며, 상기 리프레시 제어 논리 회로는 반도체 메모리 장치의 메모리 어레이중 일부의 자동-리프레싱동안 상기 RAS 버퍼 및 CAS 버퍼에 인가된 RAS 신호 및 CAS 신호가 무시되어지도록 상기 RAS 버퍼 및 CAS 버퍼를 제어하는 수단을 포함하는 것을 특징으로 하는 프로그래머블 리프레시 회로.
  12. 메모리 어레이와, 상기 메모리 어레이를 리프레싱하도록 이 메모리 어레이에 집적되어 있는 프로그래머블 리프레시 회로를 가지며, 외부 제어 시스템으로부터 행 어드레스 스트로브(RAS) 신호 및 열 어드레스 스트로브(CAS) 신호를 수신하는 반도체 메모리 장치의 자동-리프레싱을 프로그래밍 및 테스팅하기 위한 방법에 있어서, (a) 반도체 메모리 어레이에서의 신호들의 “RAS 전의 CAS(CBR)” 전이[“CAS before RAS(CBR)” transition)의 수신에 의해 메모리 어레이의 리프레시를 개시시키는 단계, (b) 상기 단계 (a)에서의 상기 리프레시 개시후에 CAS 신호를 공지의 시간 tx에서 펄스 출력시키는 단계, (c) 상기 단계 (b)에서의 CAS 신호 펄스 출력에 응답하여 데이타 출력 전이(data out transition)를 위한 메모리 어레이의 출력을 모니터(monitor)하는 단계, (d) 상기 단계 (c)에서 데이타 출력 전이가 모니터되면, 시간 tx를 일정 시간 증분 tc만큼 증분시키고 나서 상기 단계 (a) 내지 (c)를 반복하는 단계, (e) 상기 단계 (c)에서 데이타 출력 전이가 모니터되지 않으면, 리프레시 개시에서부터 상기 단계 (b)에서의 CAS신호 펄스 출력이 자동-리프레시 모드를 표시하는 데이타 출력 전이의 모니터링을 행할 수 없는 시간 시간 tx까지의 시간 간격 (time interval)을 결정하는 단계, 및 (f) 프로그래머블 자동-리프레시 회로가 집적되어 있는 반도체 메모리 장치의 자동-리프레싱 레이트를 프로그램하기 위해 상기 단계 (e)에서 결정된 시간 간격을 사용하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 자동-리프레싱에 대한 프로그래밍 및 테스팅 방법.
  13. 제12항에 있어서, 상기 사용 단계 (f)는 프로그래머블 리프레시 회로가 집적되어 있는 반도체 메모리 장치의 메모리 어레이를 활성적으로 자동-리프레싱하기 전에 “대기 상태 간격”을 프로그램하기 위해 상기 단계 (e)에 서 결정된 시간 간격을 사용하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 자동-리프레싱에 대한 프로그래밍 및 테스팅 방법.
  14. 제13항에 있어서, 상기 프로그래머블 리프레시 회로는 반도체 메모리 장치에 집적되어 있는 자동-시간 조정 발진기로부터 나온 클럭킹 신호에 의해 구동되는 카운트(count)를 갖고 있는 카운터를 포함한 카운터 수단을 구비하며, 상기 사용 단계 (f)는 자동-리프레시 레이트와 대기 상태 간격 모두를 결정하기 위해 상기 카운터 수단의 카운터에서 카운트의 주파수를 결정하여 상기 카운트 주파수를 사용하는 단계를 포함하는 것을 특징으로 하는 메모리 장치의 자동-리프레싱에 대한 프로그래밍 및 테스팅 방법.
  15. 제14항에 있어서, 상기 프로그래머블 리프레시 회로는 반도체 메모리 장치에 집적되어진 프로그래머블 패턴 발생 수단을 포함하며, 상기 사용 단계 (f)는 제1 신호 패턴을 발생하기 위해 상기 프로그래머블 패턴 발생 수단을 프로그램하는 단계를 포함하며, 상기 제1신호 패턴은 상기 카운터가 이 카운트에 대응하는 디지탈 패턴 표시를 갖는 카운트를 포함하면 메모리 어레이를 리프레시시키도록 되어지는 것을 특징으로 하는 메모리 장치의 자동-리프레싱에 대한 프로그래밍 및 테스팅 방법.
  16. 제15항에 있어서, 상기 사용 단계 (f)는 제2신호 패턴을 발생시키기 위해 상기 프로그래머블 발생 수단을 프로그래밍하는 단계를 포함하며, 상기 제2 신호 패 턴은 상기 카운터 수단의 카운트가 제2 신호 패턴에 대응하는 디지탈 패턴 표시를 가질 경우 상기 대기 상태 간격이 완료되어 메모리 어레이에 대한 자동-리프레싱을 활성적으로 개시시키도록 되어 있는 것을 특징으로 하는 메모리 장치의 자동-리프레싱에 대한 프로그래밍 및 테스팅 방법.
  17. 워드 라인들 및 비트 라인들을 통해 액세스되는 메모리 어레이를 가지며, 상기 메모리 어레이를 리프레싱하기 위한 프로그래머블 리프레시 회로가 집적되어 있으며, 외부 제어 시스템으로부터 행 어드레스 스트로브(RAS) 신호 및 열 어드레스 스트로브(CAS) 신호를 수신하는 반도체 메모리 장치의 자동-리프레싱을 테스팅하는 방법에 있어서, (a) 메모리 어레이를 제1상태로 블랭킷 기록(blanket writing)하는 단계와, (b) 메모리 어레이의 “X” 연속 섹션(sucessive sections)에 제2상태를 기록하는 단계와, (c) 공지의 제2시간 간격 t1동안 메모리 어레이를 활성적으로 자동-리프레싱하는 단계와, (d) 메모리 어레이의 “Y”연속 센션에 제2상태를 기록하는 단계와, (e) 메모리 어레이를 판독하여 상기 단계 (b)에서 기록되어진 연속 섹션과 상기 단계 (d)에서 기록되어진 연속 섹션 사이에서 리프레시된 섹션의 수를 카운트하는 단계와, (f) 공지의 제2시간간격 t2동안 상기 단계 (a) 내지 (e)를 반복하는 단계와, (g) 상기 단계 (e)에서 판독한 리프레시 섹션의 수와 공지의 제1 시간 간격 t1및 공지의 제2 시간 간격 t2로부터 반도체 메모리 장치에 집적되어진 프로그래머블 리프레시 회로의 자동-리프레시 특성(self-refresh characteristic)을 결정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱을 테스팅하는 방법.
  18. 제17항에 있어서, 상기 결정 단계 (g)는 상기 단계 (e)에서 판독한 연속 리프세시 섹션의 수와 공지의 제1 시간 간격 t1, 및 공지의 제2 시간 간격 t2로부터 리프레시 레이트 및 대기 상태 간격 중 어느 하나를 결정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱을 테스팅하는 방법.
  19. 제18항에 있어서, 상기 결정 단계 (g)는 다음 식, S.T.R.시간 간격=대기 간격+리프레스된 워드 라인×리프레시 레이트를 기록하는 단계와, 상기 대기 시간 간격 및 리프레시 레이트를 구하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱을 테스팅하는 방법.
  20. 제17항에 있어서, 상기 기록 단계 (b) 및 (d)는 메모리 어레이의 “X” 연속 행 어드레스 및 “Y” 연속 행 어드레스에 제2상태를 제각기 기록하기 위한 행 어드레스 카운터(a row address counter)를 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱을 테스팅하는 방법.
  21. 메모리 어레이를 가지며, 리프레시 모드(refresh mode)일 때 상기 메모리 어레이를 리프레싱하기 위해 상기 메모리 어레이와 집적되어진 단일 카운터를 갖는 프로그래머블 리프레시 회로를 포함하고, 외부 제어 시스템으로부터 행 어드레스 스트로브(RAS) 신호 및 열 어드레스 스트로브(CAS) 신호를 수신하며, 전류를 공급하는 전원 공급 장치(power supply)에 의해 전원이 공급되어지는 반도체 메모리 장치의 자동-리프레싱을 테스팅하는 방법에 있어서, (a) 전원 공급 장치로부터 반도체 메모리 장치로 입력되는 직류 전류(dccurrent)를 측정하는 단계, (b) 반도체 메모리 장치를 자동-리프레시 모드로 설정하고 전원 공급 장치로 부터 반도체 메모리 장치로 입력되는 자동-리프레시 전류(self-refresh current)를 측정하는 단계, (c) 반도체 메모리 장치가 자동-리프레시 모드일 때 입력되는 최종의 교류 전류(resultant an current)를 얻기 위하여 상기 단계 (a)에서 측정된 직류 전류를 상기 단계 (b)에서 측정된 자동-리프레시 전류로부터 제거시키는 단계, 및 (d) 카운터 주파수(counter frequency)를 설정하기 위해 자동-리프레시 모드일 때의 반도체 메모리 장치의 교류 전류와 단일 카운터의 주파수에 관한 사전 정의된 식(predefined equation)을 사용하는 단계를 포함하며, 리프레시 레이트 및 대기 상태 간격 각각은 카운터 주파수에 비례하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱을 테스팅하는 방법.
  22. 제21항에 있어서, 자동-리프레시 모드일 때의 반도체 메모리 장치의 교류 전류와 단일 카운터의 주파수에 관계하는 식을 사전 정의하는 단계는, 동일한 설계의 다수의 반도체 메모리 장치에 대해 자동-리프레시 모드일때의 교류 전류를 실험적으로 측정하고, 측정된 교류 전류를 반도체 메모리 장치에 집적되어진 프로그래머블 리프레시 회로내의 단일 카운터의 여러 주파수에 대해 관계(relating) 시키는 단계와, 상기 실험적으로 측정된 교류 전류간 대 카운터의 여러 주파수를 플로팅(plotting)하는 단계와, 상기 플로팅에 대해 사전 정의된 식을 포함한 최적의 식(a best fit equation)을 설정하는 단계를 포함는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱을 테스팅하는 방법.
  23. 제21항에 있어서, 상기 반도체 메모리 어레이에 집적되어진 프로그래머블 리프레시 회로의 리프레시 레이트 및 대기 상태 중의 적어도 하나를 프로그램하도록 상기 단계 (d)에서 성립된 카운터 주파수를 사용하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱을 테스팅하는 방법.
  24. 메모리 시스템(A memory system)에 있어서, 워드 라인들 및 비트 라인들을 통해 억세스되는 메모리 어레이를 갖는 메모리 장치(a memory device), 상기 메모리 어레이와 집적되어진 리프레시 회로(a refresh circuit)를 포함하며, 상기 리프레시 회로는, 클럭킹 신호를 출력시키는 자동-시간 조정 발진기(a self-timed oscillator), 상기 클럭킹 신호를 수신하여 이 클럭킹 신호로부터 프로그램된 주파수 분할(programmed frequency division)에 따른 신호 전이(signal transition)를 출력시키기 위해 접속된 프로그래머블 비휘발성 주파수 분할기(a programmable non-volatile frequency divider) 및 상기 프로그래머블 비휘발성 주파수 분할기로부터 출력되는 신호 전이를 수신하기 위해 상기 프로그래머블 비휘발성 주파수 분할기에 접속되어 있으며, 메모리 어레이의 일부를 리프레싱함으로써 상기 신호 전이에 응답하는 리프레시 제어 논리 회로(refresh control logic)를 포함하며, 상기 프로그래블 비휘발성 주파수 분할기로부터 나온 다수의 신호 전이 출력에 의해 메모리 어레이가 리프레시되는 리프레시 레이트가 정해지는 것을 특징으로 하는 메모리 시스템.
  25. 제24항에 있어서, 상기 메모리 시스템은 반도체 메모리 칩(a semiconductor memory chip)을 포함하는 것을 특징으로 하는 메모리 시스템.
  26. 데이타 처리 시스템(A data processing system)에 있어서, 데이타를 처리하기 위한 처리 수단(processing cleans), 데이타를 기억하기 위해 상기 처리 수단에 전기적으로 접속되어 있는 적어도 하나의 메모리 수단으로 제각기 워드 라인들 및 비트 라인들을 통해 액세스되는 메모리 어레이와 상기 메모리 어레이와 집적되어진 리프레시 회로를 각각 갖고 있는 적어도 하나의 메모리 수단(at least one memory means)을 포함하며, 상기 리프레시 휠는, 클럭킹 신호를 출력시키는 자동-시간 조정 발진기, 상기 클럭킹 신호를 수신하여 이 클럭킹 신호로부터 프로그램된 주파수 분할에 따라 신호 전이를 출력시키기 위해 접속되어 있는 프로그래머블 비휘발성 주파수 분할기 및, 상기 프로그래머블 비휘발성 주파수 분할기로부터 출력되는 신호 전이를 수신하기 위해 상기 프로그래머블 비휘발성 주파수 분할기에 접속되어 있으며, 메모리 어레이의 일부를 리프레싱함으로써 상기 신호 전이에 응답하는 리프레시 제어 논리 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  27. 메모리 어레이와, 상기 메모리 어레이를 리프레싱하기위해 이 메모리 어레이와 집적되어진 프로그래머블 리프레시 회로를 갖는 반도체 메모리 장치의 자동-리프레싱을 테스팅하는 방법에 있어서, (a) 상기 메모리 어레이의 출력을 모니터하여, 메모리 어레이에의 자동-리프레시 개시후에 메모리 어레이의 출력 3상태(tristates)가 되는 시점을 결정하는 단계, 및 (b) 메모리 어레이의 대기 상태 간격이나 자동-리프레시 레이트중 적어도 하나를 결정하기 위해 상기 단계 (a)에서 정해진 시점을 이용하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱에 대한 테스팅 방법.
  28. 제27항에 있어서, 상기 메모리 어레이의 대기 상태 간격이나 자동-리프레시 레이트를 프로그래머블 리프레시 회로에 의해 프로그램하기 위해 상기 단계 (a)에서 정해진 시점을 이용하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱에 대한 테스팅 방법.
  29. 워드 라인들 및 비트 라인들을 통해 액세스되는 메모리 어레이와, 상기 메모리 어레이를 리프레시하도록 상기 메모리 어레이와 집적된 프로그래머블 리프레시 회로를 갖는 반도체 메모리 장치의 자동-리프레싱을 테스팅하기 위한 방법에 있어서, (a) 상기 메모리 어레이 내에 데이타 패턴(a data pattern)을 설정하기 위해 메모리 어레이를 자기-리프레싱을 선택적이고 활성적으로 행하는 단계(seletively actively self-refreshing) 및 (b) 반도체 메모리 장치에 집적된 상기 프로그래머블 리프레시 회로의 자동-리프레시 특성을 결정하기 위해 상기 단계 (a)에서 결정된 데 이타 패턴을 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱에 대한 테스팅 방법.
  30. 제29항에 있어서, 상기 메모리 어레이에 대한 자동-리프레시 대기 상태 간격이나 리프레시 레이트를 상기 프로그래머블 리프레시 회로를 통해 프로그램하기 위해 상기 단계 (b)에서 정해진 자동-리프레시 특성을 사용하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱에 대한 테스팅 방법.
  31. 메모리 어레이가 리프레시 모드 일 때의 전류기호(a current signature)를 정하는 단계 및 (b) 상기 프로그래머블 리프레시 회로에 의해 리프레시 모드가 설정될 때 리프레시 모드의 리프레시 레이트와 대기 상태 간격중 하나를 설정하기 위해 상기 단계 (a)에서 정해진 전류 기호를 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱에 대한 테스팅 방법.
  32. 제31항에 있어서, 상기 프로그래머블 리프레시 회로에 의해 설정되어진 리프레시 모드의 리프레시 레이트와 대기 상태 간격중 하나를 프로그램하기 위해 상기 단계 (a)에서 정해진 전류 기호를 사용하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 자동-리프레싱에 대한 테스팅 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950006026A 1994-03-22 1995-03-22 자동-리프레시 회로를 포함한 반도체 메모리 장치 및 이장치의 자동-리프레싱에 대한 테스팅 방법 KR0147497B1 (ko)

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