KR19990073988A - 반도체메모리소자의 리프래쉬회로 - Google Patents
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Abstract
동일 로우 어드레스에 대하여 리프래쉬동작이 반복적으로 일어나지 않도록 하여 전체적인 시스템 동작속도를 향상시키기 위한 반도체메모리소자의 리프래쉬회로에 대한 것으로, 이와 같은 반도체메모리소자의 리프래쉬회로는 내부 어드레스 카운터에 의하여 발생된 어드레스 조합에 의하여 메모리셀을 선택하여 리프래쉬 하는 디램에 있어서, 로우어드레스 검출신호를 받아 클럭신호를 발생시키는 로우클럭발생부와, 상기 클럭발생부의 클럭신호와 외부 시스템 제어부의 신호에 따라 리프래쉬 조건을 조절하는 리프래쉬 제어부와, 상기 리프래쉬 제어부의 제어신호를 받아 어드레스를 점진적으로 증가시켜 출력하는 리프래쉬 카운터와, 상기 리프래쉬 제어부로 부터 리프래쉬 클럭을 받아서 이전에 억세스된 어드레스인지를 모니터링하여 모니터링된 어드레스가 이미 억세스되었을 경우에 리프래쉬 동작을 건너뛰라는 신호를 출력하는 리프래쉬 모니터부와, 상기 리프래쉬 모니터부로 부터 리프래쉬 동작을 건너뛰라는 신호를 상기 리프래쉬 제어부를 통하여 받으면 리프래쉬 카운터 증가신호를 상기 리프래쉬 제어부로 출력하는 외부 시스템 제어부와, 로우 클럭발생부의 신호를 받고 입력어드레스(A0∼AN)의 신호를 조합하여 출력신호를 발생하는 로우어드레스 버퍼부와, 상기 리프래쉬 카운터의 카운팅신호를 받아서 로우어드레스 버퍼부에 저장된 어드레스를 멀티플랙싱하는 로우 어드레스 멀티플랙서를 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자에 대한 것으로, 특히 디램의 리프래쉬 구조를 변경하여 전체적인 시스템에 대한 스피드를 향상시키기에 알맞은 반도체 메모리 소자의 리프래쉬 회로에 관한 것이다.
일반적으로 디램(DRAM:Dynamic Random Access Memory)은 현재 대부분의 컴퓨터 시스템의 메인 메모리에 사용되고 있다. Dynamic 이라는 이름에서 알 수 있듯이 디램의 메모리 셀은 1개의 커패시터로 이루어져 있기 때문에 주기적으로 계속 리프래쉬를 해주지 않을 경우 셀내의 데이터가 파괴되어 버린다.
그리고 디램의 리프래쉬 타임은 리프래쉬 없이 견뎌야 하는 최대 데이터 유지시간으로 예를들어 리프래쉬 타임이 16ms라면 16ms동안 메모리셀이 데이터를 유지할 수 있음을 보장한다는 것이다. 그리고 리프래쉬 싸이클이라는 것은 주어진 리프래쉬 타임내에 수행하여야 하는 리프래쉬 동작횟수를 말하는 것으로 리프래쉬 타임이 16ms라면, 16ms동안 1024번의 리프래쉬 싸이클을 수행하는 4M 디램이라는 것은 한 번의 리프래쉬 싸이클 동작시 4096(약,4k)개의 메모리셀이 리프래쉬 되어야 모든 셀들이 리프래쉬 타임내에 리프래쉬된다는 것을 의미한다.
그리고 리프래쉬 레이트(Rate)는 리프래쉬 타임을 리프래쉬 싸이클의 수로 나눈 것으로 리프래쉬 타임동안 일정한 간격으로 리프래쉬 싸이클을 수행해 나갈 경우의 리프래쉬 싸이클의 시간간격을 의미한다. 이 시간이 작아지게 되면 디램을 억세스하는 동작 싸이클의 비율이 작아지게 되므로 즉, 리프래쉬 싸이클을 자주 수행하여야 하므로 바람직하지 못하다.
이와 같이 정해진 리프래쉬 타임동안 리프래쉬 싸이클 수를 줄이기 위한 방법이 연구중이다.
센싱동작이 진행되면서 비트라인과 비트바라인 노드의 전압이 증폭되는 것을 알수 있고, 증폭된 전압이 메모리 셀에 연결된 억세스 트랜지스터를 통하여 메모리셀의 스토리지 노드에 리라이트(re-write)된다. 이때 증폭된 전압을 디램의 외부로 출력하거나 외부로부터 입력된 데이터를 비트라인과 비트바라인에 오버라이트(overwrite)하여 센싱동작을 수행하는 것이 각각 읽기와 쓰기 동작이고 디램의 외부와의 입출력 동작이 없이 센싱 동작만을 수행하여 메모리셀의 데이터가 완전히 소멸되기 전에 저장된 데이터를 꺼내서 읽어보고 다시 써넣는 것을 리프래쉬동작이라고 한다. 따라서 리프래쉬 동작 자체는 센싱동작 그 자체라고 할 수 있다.
첨부 도면을 참조하여 종래 반도체 메모리 소자에 대하여 설명하면 다음과 같다.
도 1은 종래의 로우어드레스 검출신호(Row Address Strobe:/RAS)와 칼럼어드레스 검출신호(Column Address Strobe:/CAS) 및 입력어드레스(A0∼AN)의 조합에 의하여 임의의 메모리셀을 선택하는 디램의 읽기 및 쓰기 그리고 리프래쉬(Refresh)동작을 하는 회로를 나타낸 블록구성도이다.
종래의 반도체 메모리 소자는 도 1에 도시한 바와 같이 칼럼어드레스 검출신호(/RAS)를 받아 칼럼동작 클럭신호를 발생하는 칼럼클럭발생부(1)와 상기 로우어드레스 검출신호(/Row)를 받아 클럭신호를 발생하는 로우클럭발생부(2)와, 상기 칼럼클럭발생부(1)의 클럭신호를 받고 상기 입력어드레스(A0∼AN)의 신호를 조합하여 칼럼어드레스를 발생하는 칼럼어드레스 버퍼부(3)와, 상기 로우 클럭발생부(2)의 신호를 받고 입력어드레스(A0∼AN)의 신호를 조합하여 출력신호를 발생하는 로우어드레스 버퍼부(4)와, 상기 칼럼 클럭발생부(1)의 클럭신호를 받고 상기 칼럼어드레스 버퍼부(3)의 신호를 입력받아 칼럼방향의 어드레스를 디코딩하는 칼럼디코더(5)와, /RAS의 신호를 받아 동작하는 칼럼 클럭발생부(1)의 클럭신호와 /CAS 신호를 받아 동작하는 로우 클럭발생부(2)의 클럭신호에 따라 리프래쉬 사이클임을 감지하여 로우어드레스 멀티플랙서(6)와 리프래쉬 카운터(8)의 동작을 조절하는 신호를 출력하는 리프래쉬 제어부(7)와, 상기 로우어드레스 버퍼부(4)의 출력신호와 상기 외부 입력어드레스 신호를 차단하기 위한 로우어드레스 제어부(7)의 제어신호에 따라 리프래쉬 카운터(8)로 부터 받은 어드레스신호를 로우디코더(9)로 전송하는 로우어드레스 선택출력부(6)와, 상기 리프래쉬 제어부(7)의 제어신호를 받아 리프래쉬 어드레스를 점진적으로 증가시키는 리프래쉬 카운터(8)와, 상기 리프래쉬 제어부(7)의 제어신호를 받아서 상기 로우어드레스 선택출력부(6)로 부터 전송된 어드레스를 디코딩하는 로우디코더(9)와, 상기 로우디코더(9)에 의해 선택된 메모리셀의 데이터를 전송하기 위한 메모리셀어레이부(10)와, 선택된 상기 메모리셀어레이부(10)에 선택된 메모리셀의 데이터를 센싱하기 위한 센스앰프(11)와, 상기 센스앰프(11)를 통하여 센싱된 신호를 입력하는 입력버퍼부(12)와 센싱된 신호를 출력하는 출력버퍼부(13)와, 상기 입력버퍼부(12)와 출력버퍼부(13)의 신호가 입출력(Inpur/Output:I/O)되는 입출력버스라인과 읽기/쓰기 억세스 인에이블 신호(/RW)를 받아서 발생시키는 읽기/쓰기 억세스 인에이블 신호발생부(14)를 포함하여 구성된다.
상기와 같은 반도체 메모리 소자를 제어하는 시스템 제어부(13)는 도 2에 도시한 바와 같이 디램회로부(15)의 동작을 제어하기 위하여 /RAS와, /CAS와, /RAS/CAS 멀티플랙싱을 위한 어드레스신호(Address:A0…AN)와, 디램의 리드/라이트 억세스 인에이블신호(/Rw)를 디램회로부(15)에 전송하고, 디램회로부(15)에 데이터 입력/출력(Data I/O)을 하기 위한 시스템 데이터버스가 있다.
상기와 같은 종래 반도체 메모리 소자는 다음과 같은 문제가 있다.
모든 로우에 대해 순차적으로 리프래쉬를 수행하므로 동일 로우어드레스에 반복하여 리프래쉬를 실행할 수 있으므로 전체적인 시스템 동작 스피드가 저하되는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 특히 동일 로우 어드레스에 대하여 리프래쉬동작이 반복적으로 일어나지 않도록 하여 전체적인 시스템 동작속도를 향상시키기에 알맞은 반도체메모리소자의 리프래쉬회로를 제공하는데 그 목적이 있다.
도 1은 종래 반도체메모리소자의 블록구성도
도 2는 종래 반도체메모리소자 및 그의 시스템 제어부를 도시한 블록구성도
도 3은 본 발명 반도체메모리소자의 블록구성도
도 4는 본 발명 반도체메모리소자의 리프래쉬 모니터부의 구성도
도 5는 본 발명 반도체메모리소자 및 그의 시스템 제어부를 도시한 블록구성도
도 6은 본 발명의 동작을 설명하기 위한 동작 타이밍도
도면의 주요 부분에 대한 부호의 설명
21: 칼럼클럭발생부 22: 로우클럭발생부
23: 칼럼어드레스 버퍼부 24: 로우어드레스 버퍼부
25: 칼럼디코더 26: 로우어드레스 멀티플랙서
27: 리프래쉬 제어부 28: 리프래쉬 카운터
29: 로우디코더 30: 리프래쉬 모니터부
31: 메모리셀 어레이부 32: 센스앰프
33: 입력버퍼부 34: 출력버퍼부
35: 읽기/쓰기 억세스 인에이블 신호발생부
36: 디램회로부 37: 시스템 제어부
상기와 같은 목적을 달성하기 위한 본 발명 반도체 메모리 소자의 리프래쉬회로는 내부 어드레스 카운터에 의하여 발생된 어드레스 조합에 의하여 메모리셀을 선택하여 리프래쉬 하는 디램에 있어서, 로우어드레스 검출신호를 받아 클럭신호를 발생시키는 로우클럭발생부와, 상기 클럭발생부의 클럭신호와 외부 시스템 제어부의 신호에 따라 리프래쉬 조건을 조절하는 리프래쉬 제어부와, 상기 리프래쉬 제어부의 제어신호를 받아 어드레스를 점진적으로 증가시켜 출력하는 리프래쉬 카운터와, 상기 리프래쉬 제어부로 부터 리프래쉬 클럭을 받아서 이전에 억세스된 어드레스인지를 모니터링하여 모니터링된 어드레스가 이미 억세스되었을 경우에 리프래쉬 동작을 건너뛰라는 신호를 출력하는 리프래쉬 모니터부와, 상기 리프래쉬 모니터부로 부터 리프래쉬 동작을 건너뛰라는 신호를 상기 리프래쉬 제어부를 통하여 받으면 리프래쉬 카운터 증가신호를 상기 리프래쉬 제어부로 출력하는 외부 시스템 제어부와, 로우 클럭발생부의 신호를 받고 입력어드레스(A0∼AN)의 신호를 조합하여 출력신호를 발생하는 로우어드레스 버퍼부와, 상기 리프래쉬 카운터의 카운팅신호를 받아서 로우어드레스 버퍼부에 저장된 어드레스를 멀티플랙싱하는 로우 어드레스 멀티플랙서를 포함하여 구성됨을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체 메모리 소자의 리프래쉬 회로에 대하여 설명하면 다음과 같다.
본 발명 반도체 메모리 소자는 도 3에 도시한 바와 같이 칼럼어드레스 검출신호(/CAS)를 받아 칼럼동작 클럭신호를 발생하는 칼럼클럭발생부(21)와 상기 로우어드레스 검출신호(/RAS)를 받아 클럭신호를 발생하는 로우클럭발생부(22)와, 상기 칼럼클럭발생부(21)의 클럭신호를 받고(도면에는 도시되지 않았다.) 상기 입력어드레스(A0…AN)의 신호를 조합하여 칼럼어드레스를 발생하는 칼럼어드레스 버퍼부(23)와, 상기 로우 클럭발생부(22)의 신호를 받고(도면에는 도시되지 않았다.) 입력어드레스(A0…AN)의 신호를 조합하여 로우어드레스신호를 발생하는 로우어드레스 버퍼부(24)와, 상기 칼럼클럭발생부(21)의 클럭신호를 받고 상기 칼럼어드레스 버퍼부(23)의 신호를 입력받아 칼럼방향의 어드레스를 디코딩하는 칼럼디코더(25)와, 칼럼클럭발생부(21)의 클럭신호와 로우 클럭발생부(22)의 클럭신호를 받아서 리프래쉬 사이클임을 감지하고, RefCntOn신호(S6)를 받아 로우어드레스 멀티플랙서(26)와 리프래쉬 카운터(28)를 조절하기 위한 리프래쉬 제어부(27)와, 상기 로우어드레스 버퍼부(24)의 출력신호와 상기 리프래쉬 카운터(28)의 신호를 받아 로우어드레스신호(S3)를 로우디코더(29)로 전송하는 로우어드레스 멀티플랙서(26)와, 상기 리프래쉬 제어부(27)의 제어신호를 받아 리프래쉬 어드레스를 점진적으로 증가시키는 리프래쉬 카운터(28)와, 상기 로우어드레스 멀티플랙서(26)로부터 전송된 어드레스를 디코딩하는 로우디코더(29)와, 상기 로우디코더(29)에 의해 디코딩된신호(Hit(0)…Hit(N))를 받고 상기 리프래쉬 제어부(27)로 부터 ClrCnt신호와 Reflng신호를 받아서 이미 리프래쉬 동작(읽기/쓰기 동작)한 어드레스를 모니터링하기 위한 리프래쉬 모니터부(30)와, 상기 리프래쉬 모니터부(30)를 통과한 신호(RowHit(0)…RowHit(N))를 전송하기 위한 메모리셀어레이부(31)와, 선택된 메모리셀어레이부(31)의 메모리셀의 데이터를 센싱하기 위한 센스앰프(32)와, 상기 센스앰프(32)를 통하여 센싱된 신호를 입력하는 입력버퍼부(33)와 센싱된 신호를 출력하는 출력버퍼부(34)와, 상기 입력버퍼부(33)와 출력버퍼부(34)의 신호가 입력/출력(Inpur/Output:I/O)되는 입/출력 버스라인과 읽기/쓰기 억세스 인에이블 신호발생부(35)를 포함하여 구성된다.
이때 리프래쉬 제어부(27)는 리프래쉬 모니터부(30)로 부터 SkipRef(Skip Refresh Output)신호를 받아서 외부의 시스템제어부(37)로 전달한 후, 외부의 시스템 제어부(37)(도 5참조)로부터 RefCnrOn(Refresh Counter Increment On)신호를 받아서 동작한다.
그리고 상기 리프래쉬 모니터부(30)는 리프래쉬 제어부(27)로 부터 ClrCnr(Clear Refresh Monitor Latch)신호와 Reflng(Refresh Clock)를 받고, 리프래쉬 제어부(27)로 SkipRef신호를 출력한다.
상기와 같은 구성을 갖는 본 발명 반도체 메모리 소자의 리프래쉬 회로의 구성 요소 중 리프래쉬 동작을 한 어드레스를 모니터링하는 리프래쉬 모니터부(30)는 도 4에 도시한 바와 같이 D플립플롭(D래치)으로 구성되었고, 이때 클럭신호는 Reflng(Refresh Clock)를 반전한 신호와 Hit(0∼N)신호를 논리곱하여 동작하고, ClrCnt(Clear Refresh Monitor Latch)신호를 반전한 신호를 RD단에서 받아서 공급전압(VDD)을 SkipRef(Skip Refresh Output)단으로 출력하도록 구성되었다.
그리고 리프래쉬 모니터부(30)는 Hit(0∼N)신호가 이전에 억세스 된 것인지를 비교하여 SkipRef단으로의 출력을 결정할 수 있는 비교부로도 구성할 수 있다.
그리고 이와 같은 리프래쉬 모니터부(30)는 메모리셀 어레이부의 각 로우에 1개씩 구성된다.
다음에 상기 반도체 메모리소자 즉, 디램회로부(36)를 제어하기 위한 시스템제어부(37)는 도 5에 도시한 바와 같이 시스템 제어부(37)가 디램회로부(36)로 로우어드레스 검출신호(/RAS)와 칼럼어드레스 검출신호(/CAS)와 읽기/쓰기 억세스 인에이블신호(/RW)와 /RAS와 /CAS를 멀티플랙싱한 입력어드레스신호(A0…AN)와, RefCntOn(Refresh Counter Increment On)신호를 보내고, 상기 디램회로부(36)가 시스템 제어부(37)에 SkipRef(Skip Refresh Output)신호를 전달한다. 여기서 RefCntOn신호는 리프래쉬 카운터를 증가시키는 신호이다.
그리고 SkipRef신호는 다음 리프래쉬를 하지 않도록 리프래쉬 모니터부로 부터 출력되는 신호이다.
상기와 같은 본 발명 반도체 메모리 소자의 리프래쉬 회로의 리프래쉬 동작을 도 3 내지 도 6을 참조하여 설명하면 다음과 같다.
먼저 반도체 메모리 소자의 /RAS 신호를 받아서 로우 클럭발생부(22)가 '하이'와 '로우'신호를 반복적으로 발생한다.(도면에는 도시되지 않았음) 이후에 로우 클럭발생부(22)의 클럭신호가 리프래쉬 제어부(27)에 전달되면 리프래쉬 제어부(27)는 리프래쉬 싸이클에 들어간다. 리프래쉬 싸이클에 들어가면 리프래쉬 제어부(27)는 리프래쉬 모니터부(30)로 리프래쉬 클럭(Reflng:S1)과 클리어 리프래쉬 모니터 래치신호(ClrCnt:S2)를 보낸다. 이때 클리어 리프래쉬 모니터 래치신호(S2)는 리프래쉬 클럭(S1)이 하강에지일 때 뜨고 주기는 리프래쉬 클럭(S1)과 같다. 이와 같이 리프래쉬 클럭(S1)이 뜨면 리프래쉬 모니터부(30)는 해당 로우에 대한 억세스가 로우 디코더를 통하여 실행되었는가를 모니터링한다. 이때 해당로우에 대한 억세스가 없었다면 로우디코더(29)의 디코딩된 어드레스를 메모리셀 어레이부(31)에 전달한다. 그러나 현재의 리프래쉬 싸이클 이전에 해당로우어드레스에 대한 억세스가 있었다면, 예를들어서 로우어드레스 멀티플랙서(26)로 부터 '8' 또는 '10'의 어드레스가 이전에 억세스 되었다면 리프래쉬 모니터부(30)는 리프래쉬 제거신호인 Skipref(Skip refesh:S5)를 리프래쉬 제어부(27)를 통하여 시스템 제어부(37)(도 5 참조)로 전달한다. 이어서 시스템 제어부(37)는 리프래쉬 싸이클을 취소하고 리프래쉬 카운터(28)를 하나 증가시키는 신호(RefCntOn:S6)를 리프래쉬 제어부(27)에 전달하고 리프래쉬 제어부(27)의 제어신호에 따라 리프래쉬 카운터(28)가 증가한다. 다음에 리프래쉬 제어부(27)는 리프래쉬 클리어 신호(ClrCnt)를 리프래쉬 모니터부(30)에 인가하여 리프래쉬 모니터부(30)를 클리어한다. 이후의 동작은 해당로우에 대한 억세스가 없을경우와 동일한 과정을 통하여 진행된다.
상기와 같은 본 발명 반도체 메모리소자의 리프래쉬 회로는 다음과 같은 효과가 있다.
리프래쉬 하기 위한 로우어드레스가 이전에 억세스 되었었는지를 리프래쉬 모니터부를 통하여 모니터링하므로 중복하여 리프래쉬 동작하지 않도록 하여 디램의 억세스 시간 및 전체 시스템 동작속도를 향상시킬 수 있다.
Claims (3)
- 내부 어드레스 카운터에 의하여 발생된 어드레스 조합에 의하여 메모리셀을 선택하여 리프래쉬 하는 디램에 있어서,로우어드레스 검출신호를 받아 클럭신호를 발생시키는 로우클럭발생부와,상기 클럭발생부의 클럭신호와 외부 시스템 제어부의 신호에 따라 리프래쉬 조건을 조절하는 리프래쉬 제어부와,상기 리프래쉬 제어부의 제어신호를 받아 어드레스를 점진적으로 증가시켜 출력하는 리프래쉬 카운터와,상기 리프래쉬 제어부로 부터 리프래쉬 클럭을 받아서 이전에 억세스된 어드레스인지를 모니터링하여 모니터링된 어드레스가 이미 억세스되었을 경우에 리프래쉬 동작을 건너뛰라는 신호를 출력하는 리프래쉬 모니터부와,상기 리프래쉬 모니터부로 부터 리프래쉬 동작을 건너뛰라는 신호를 상기 리프래쉬 제어부를 통하여 받으면 리프래쉬 카운터 증가신호를 상기 리프래쉬 제어부로 출력하는 외부 시스템 제어부와,로우 클럭발생부의 신호를 받고 입력어드레스(A0∼AN)의 신호를 조합하여 출력신호를 발생하는 로우어드레스 버퍼부와,상기 리프래쉬 카운터의 카운팅신호를 받아서 로우어드레스 버퍼부에 저장된 어드레스를 멀티플랙싱하는 로우 어드레스 멀티플랙서를 포함하여 구성됨을 특징으로 하는 반도체메모리소자의 리프래쉬회로.
- 제 1 항에 있어서, 상기 리프래쉬 모니터부는 로우디코딩된 신호와 리프래쉬 클럭을 반전한 신호를 논리곱한 클럭신호를 받아서 리프래쉬 동작을 건너뛰라는 신호나 로우디코딩된 신호를 출력하는 플립플롭으로 구성되는 것을 특징으로 하는 반도체메모리소자의 리프래쉬회로.
- 제 1 항에 있어서, 상기 리프래쉬 모니터부는 로우디코딩된 신호를 비교하여 동일한 디코딩신호가 있는지를 판단하여 출력하는 비교출력부로 구성되는 것을 포함함을 특징으로 하는 반도체메모리소자의 리프래쉬회로.
Priority Applications (1)
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|---|---|---|---|
| KR1019980007302A KR19990073988A (ko) | 1998-03-05 | 1998-03-05 | 반도체메모리소자의 리프래쉬회로 |
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Publications (1)
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|---|---|
| KR19990073988A true KR19990073988A (ko) | 1999-10-05 |
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| KR1019980007302A KR19990073988A (ko) | 1998-03-05 | 1998-03-05 | 반도체메모리소자의 리프래쉬회로 |
Country Status (1)
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|---|---|
| KR (1) | KR19990073988A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477824B1 (ko) * | 2002-04-03 | 2005-03-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
| US9165634B2 (en) | 2014-03-07 | 2015-10-20 | SK Hynix Inc. | Semiconductor memory device and refresh control system |
| US9978440B2 (en) | 2014-11-25 | 2018-05-22 | Samsung Electronics Co., Ltd. | Method of detecting most frequently accessed address of semiconductor memory based on probability information |
-
1998
- 1998-03-05 KR KR1019980007302A patent/KR19990073988A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477824B1 (ko) * | 2002-04-03 | 2005-03-22 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
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| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |