KR950021161A - 반도체 소자의 미세선 형성방법 - Google Patents

반도체 소자의 미세선 형성방법 Download PDF

Info

Publication number
KR950021161A
KR950021161A KR1019930031172A KR930031172A KR950021161A KR 950021161 A KR950021161 A KR 950021161A KR 1019930031172 A KR1019930031172 A KR 1019930031172A KR 930031172 A KR930031172 A KR 930031172A KR 950021161 A KR950021161 A KR 950021161A
Authority
KR
South Korea
Prior art keywords
fine line
semiconductor device
oxide film
forming
polysilicon layer
Prior art date
Application number
KR1019930031172A
Other languages
English (en)
Other versions
KR100250742B1 (ko
Inventor
이석희
Original Assignee
김주용
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업 주식회사 filed Critical 김주용
Priority to KR1019930031172A priority Critical patent/KR100250742B1/ko
Publication of KR950021161A publication Critical patent/KR950021161A/ko
Application granted granted Critical
Publication of KR100250742B1 publication Critical patent/KR100250742B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 반도체 소자의 미세선 형성방법에 관한 것으로, 네가티브 감광막을 사용하고 노광공정시 과다노광으로 식각폭을 0.2μm 이하가 되도록 한다음 액상증착법으로 증착시킨 산화막을 마스크로 사용하여 폴리실리콘층이 식각되도록 한 반도체 소자의 미세선 형성방법에 관해 기술된다.

Description

반도체 소자의 미세선 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1(a)도 내지 1(c)도는 본 발명에 따른 반도체 소자의 미세선 형성방법을 설명하기 위한 소자의 단면도.

Claims (3)

  1. 반도체 소자의 미세선 형성방법에 있어서, 실리콘 기판(1)상에 게이트 산화막(2), 폴리실리콘층(3), 네가티브 산화막(4) 및 감광막을 순차적으로 형성한 다음 레티클(7)을 사용하여 노광하되 네가티브 감광막을 사용하고 과다노광을 하므로써 감광막 패턴(5)이 형성되게 하는 단계와, 상기 단계로부터 웨이퍼를 액상 산화막 증착용 용기에 넣고 액상성장법을 이용하여 감광막 패턴(5)이 없는 부위에 산화막(6)을 선택적으로 증착시키는 단계와, 상기 단계로부터 감광막 패턴(5)을 제거한 후 폴리실리콘 식각장비내에서 이방성 식각공정을 진행하여 미세선(8)이 형성되도록 하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 미세선 형성방법.
  2. 제1항에 있어서, 상기 폴리실리콘층(3) 식각시 산화막(6)과 폴리실리콘층(3)과의 식각비는 1:15 이상이 되는것을 특징으로 하는 반도체 소자의 미세선 형성방법.
  3. 제1항에 있어서, 상기 레티클(7)의 CD는 0.4μm인 것을 특징으로 하는 반도체 소자의 미세선 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930031172A 1993-12-30 1993-12-30 반도체 소자의 미세선 형성방법 KR100250742B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019930031172A KR100250742B1 (ko) 1993-12-30 1993-12-30 반도체 소자의 미세선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019930031172A KR100250742B1 (ko) 1993-12-30 1993-12-30 반도체 소자의 미세선 형성방법

Publications (2)

Publication Number Publication Date
KR950021161A true KR950021161A (ko) 1995-07-26
KR100250742B1 KR100250742B1 (ko) 2000-06-01

Family

ID=19374180

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930031172A KR100250742B1 (ko) 1993-12-30 1993-12-30 반도체 소자의 미세선 형성방법

Country Status (1)

Country Link
KR (1) KR100250742B1 (ko)

Also Published As

Publication number Publication date
KR100250742B1 (ko) 2000-06-01

Similar Documents

Publication Publication Date Title
KR970007173B1 (ko) 미세패턴 형성방법
US5700628A (en) Dry microlithography process
KR0122315B1 (ko) 고집적 반도체 소자의 미세패턴 형성방법
KR950021161A (ko) 반도체 소자의 미세선 형성방법
US20020187434A1 (en) Process for device fabrication in which the size of lithographically produced features is subsequently reduced
US6350547B1 (en) Oxide structure having a finely calibrated thickness
KR100790294B1 (ko) 반도체 소자의 제조 방법
KR100956596B1 (ko) 반도체 소자의 미세 게이트 형성방법
KR0183045B1 (ko) 감광막 패턴 형성방법
KR100358161B1 (ko) 반도체소자제조방법
KR950019919A (ko) 반도체소자의 미세패턴 형성방법
KR970018032A (ko) 반도체 장치의 스몰콘택 형성방법
KR970003558A (ko) 반도체 소자의 미세패턴 형성방법
KR19990025884A (ko) 반도체소자의 미세 패턴 제조방법
JPS62234333A (ja) 微細溝加工用マスクの形成方法
KR20040001526A (ko) 반도체소자의 임플란트 차단방법
KR950025886A (ko) 반도체 소자 제조 방법
KR20030055790A (ko) 감광막 패턴 형성방법
JPH0394425A (ja) レジスト除去方法
KR940015681A (ko) 반도체 소자의 미세 패턴 형성방법
JPS5666043A (en) Formation of minute pattern
KR950021075A (ko) 반도체장치의 콘택홀 형성방법
KR940022723A (ko) 반도체 소자의 미세 선폭 형성방법
KR960002507A (ko) 마스크 및 그 제조방법
KR940016792A (ko) 반도체 장치의 캐패시터 노드 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee