KR950025886A - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 단차차이가 심한 웨이퍼상의 증착막(2)을 식각하여 소정의 패턴을 형성하고자 하는 반도체 소자 제조 방법에 있어서, 식각하여 소정의 패턴을 형성하고자 하는 증착막(2)상에 제1감광막(3)을 도포하는 단계, 상기 제1감광막(3)을 마스크 사용없이 노광(Exposure)한 후 실리콘을 주입하는 실리레이션(Silylation)을 실시하는 단계, 상기 실리레이션된 제1감광막(3′)상에 제2감광막(4)을 예정된 패턴으로 형성하는 단계, 상기 제2감공막(4) 패턴을 식각장벽으로하여 실리레이션된 제1감광막(3′)과 증착막(2)을 차례로 식각하는 단계, 및 상기 식각장벽용 제2감광막(3) 및 잔류하는 실리레이션된 제2감광막(3′)을 차례로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법에 관한 것으로, 웨이퍼 상의 단차차이가 심하게 발생하는 경우 단차차이를 완화시켜 금속배선과 같은 전도선의 사진식각 공정의 마진을 확보하는 효과를 가져오며 64M DRAM급 이상의 초 고집적 반도체소자, 즉 하프마이크론(Half Micron)이하의 디자인 툴을 갖는 소자에서 더욱 유용하게 쓰일 수 있다.

Description

반도체 소자 제조 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1A도 내지 제1E도는 본 발명의 일실시예에 따른 금속배선 형성 공정도.

Claims (1)

1. 단차차이가 심한 웨이퍼상의 증착막(2)을 식각하여 소정의 패턴을 형성하고자 하는 반도체 소자 제조 방법에 있어서, 식각하여 소정의 패턴을 형성하고자 하는 증착막(2)상에 제1감광막(3)을 도포하는 단계, 상기 제1감광막(3)을 마스크 사용없이 노광한 후 실리콘을 주입하는 실리레이션을 실시하는 단계, 상기 실리레이션된 제1감광막(3′)상에 제2감광막(4)을 예정된 패턴으로 형성하는 단계, 상기 제2감광막(4)패턴을 식각장벽으로하여 실리레이션된 제1감광막(3′)과 증착막(2)을 차례로 식각하는 단계, 및 상기 식각장벽용 제2감광막(4) 및 잔류하는 실리레이션된 제2감광막(3′)을 차례로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.