KR950020229A - 다중 프로세서의 데이타 제어방법 - Google Patents

다중 프로세서의 데이타 제어방법 Download PDF

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KR950020229A KR1019930031003A KR930031003A KR950020229A KR 950020229 A KR950020229 A KR 950020229A KR 1019930031003 A KR1019930031003 A KR 1019930031003A KR 930031003 A KR930031003 A KR 930031003A KR 950020229 A KR950020229 A KR 950020229A
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Abstract

본 발명은 다중 프로세서의 데이타 제어방법에 관한 것으로, 이러한 방법은 주 중앙처리장치(Main CPU)와, 다수개의 부(Sub) CPU로 이루어진 다중 프로세서간에 전송되는 데이타를 제어하는 방법에 있어서, 상기 다수개의 부 CPU중에서 소정의 CPU를 선택하여 처리할 대상이 있는지 여부를 판단하는 제1단계와; 상기 제1단계에서 처리할 대상이 있는 경우, 대기중 데이타가 있는가를 판단하여 대기중 데이타가 없는 경우, 유휴(Idle) 상태가 설정하고, 타이머 시간을 나타내는 소정의 데이타를 설정하며, 상기 다음 부 CPU를 선택하는 제2단계와; 상기 제1단계에서 처리할 대상이 없는 경우, 타이머 데이타를 감소시켜, 타이머 데이타가 '0'인가를 판단하여 '0'인 경우에는 처리할 대상을 설정하고 다음부 CPU를 선택한 후 상기 제1단계의 처리할 대상이 있는가의 판단단계로 복귀하며, 타이머 데이타 '0'이 아닌 경우에는 상기 다음 부 CPU선택 단계로 진행하는 제3단계와; 상기 제2단계에서 대기중 데이타가 있는 경우 대기중 데이타를 처리한 후, 다음 부 CPU를 선택하는 제4단계로 이루어짐으로써, 다중 프로세서간의 데이타 전송속도를 향상시켜 시스템의 성능을 개선시킬 수가 있게 한 것이다.

Description

다중 프로세서의 데이타 제어방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 다중 프로세서의 데이타 제어방법에 적용되는 메인 중앙처리장치와 부중앙처리장치간의 연결 구성을 나타내는 블럭도,
제2도는 본 발명의 다중 프로세서의 데이타 제어방법을 예시하는 흐름도.

Claims (1)

  1. 주 중앙처리장치(Main CPU)와, 다수개의 부(Sub) CPU로 이루어진 다중 프로세서간에 전송되는 데이타를 제어하는 방법에 있어서, 상기 다수개의 부 CPU중에서 소정의 CPU를 선택하여 처리할 대상이 있는지 여부를 판단하는 제1단계와; 상기 제1단계에서 처리할 대상이 있는 경우, 대기중 데이타가 있는가를 판단하여 대기중 데이타가 없는 경우, 유휴(Idle) 상태가 설정하고, 타이머 시간을 나타내는 소정의 데이타를 설정하며, 상기 다음 부 CPU를 선택하는 제2단계와; 상기 제1단계에서 처리할 대상이 없는 경우, 타이머 데이타를 감소시켜, 타이머 데이타가 '0'인가를 판단하여 '0'인 경우에는 처리할 대상을 설정하고 다음부 CPU를 선택한 후 상기 제1단계의 처리할 대상이 있는가의 판단단계로 복귀하며, 타이머 데이타 '0'이 아닌 경우에는 상기 다음 부 CPU선택 단계로 진행하는 제3단계와; 상기 제2단계에서 대기중 데이타가 있는 경우 대기중 데이타를 처리한 후, 다음 부 CPU를 선택하는 제4단계로 이루어지는 다중 프로세서의 데이타 제어방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930031003A 1993-12-29 1993-12-29 다중 프로세서의 데이타 제어 방법 KR0130484B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100450957B1 (ko) * 1997-12-30 2004-12-14 삼성전자주식회사 메인 통신 보드 상에서 서브 통신 보드 데이터를 일정하게읽기 위한 방법

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