KR950007839B1

KR950007839B1 - 고전압 발생회로

Info

Publication number: KR950007839B1
Application number: KR1019930008528A
Authority: KR
Inventors: 최재명
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1993-05-19
Filing date: 1993-05-19
Publication date: 1995-07-20
Also published as: KR940027313A

Abstract

내용 없음.

Description

고전압 발생회로

제1도는 종래의 고전압 초기화단을 갖는 고전압 발생회로를 도시한 회로도.

제2도는 종래의 고전압 초기화단과 PMOS 트랜지스터와의 연결구조를 도시한 연결구성도.

제3도는 본 발명의 고전압 초기화단의 제 1실시예를 도시한 회로도.

제4도는 본 발명의 고전압 초기화단의 제 2실시예를 도시한 회로도.

제5도는 본 발명의 고전압 초기화단 제어신호 발생회로의 제 1실시예를 도시한 회로도.

제6도는 본 발명의 고전압 초기화단 제어신호 발생회로의 제 2실시예를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

11 : 링 발진기단 12 : 버퍼링단

13 : 고전압 펌핑단 14,21 : 고전압 초기화단

15 :고전압 검출단 51 : 비교기단

52,62 : 버퍼단 61 : 백 바이어스전압 감지기단

63 : 제어신호 출력단

본 발명은 외부에서 인가해주는 전원전압 Vcc보다 더 높은 전위의 전압을 칩의 내부에서 사용하는 반도체 소자에 관한 것으로, 특히 전원전압 Vcc가 인가되었을 때 고전압 Vpp의 초기 전위가 Vcc를 유지할 수 있도록 고전압 초기화단을 구성하여, 고전압 Vpp가 PMOS 트랜지스터의 N-웰 바이어스로 사용될 경우에 초기의 전원전압 Vcc와 고전압 Vpp의 전위차로 인해 래치-업(Latch-Up)이 발생하는 것을 방지하도록 구현한 고전압 발생회로에 관한 것이다.

고전압 발생회로의 출력인 고전압 Vpp는 외부에서 전원전압 Vcc가 인가되었을 때 바로 Vcc 이상의 전위를 갖게 되는 것이 아니라 Vcc가 인가된 후 일정한 시간이 경과한 뒤에 Vcc 이상의 고전위로 되기 때문에 처음 전원전압 Vcc가 인가되었을 때의 Vpp 전위가 중요하게 된다.

왜냐하면 고전압 Vpp를 PMOS 트랜지스터의 N-웰 바이어스로 사용하는 경우에서 P⁺노드로 전원전압 Vcc가 인가될 때 초기의 고전압 Vpp 전위가 Vcc가 인가되는 P⁺노드와 N-웰 사이의 P틴 다이오드를 턴-온(Turn-On)시킬 수 있을 정도로 낮으면 래치-업을 발생시키게 되므로 초기에 전원전압 Vcc가 인가되었을 때 Vpp 전위가 Vcc-Vt(P⁺노드와 N-웰 사이의 PN 다이오드의 문턱전압)보다 높게 유지되도록 고전압 발생회로의 초기화단을 구성해야 한다.

따라서, 본 발명의 고전압 발생회로에서는 초기화단을 PMOS 트랜지스터로 구성하여 전원전압 Vcc가 인가되었을 때 Vpp 전위가 Vcc 전위를 유지할 수 있도록 함으로써, P⁺노드와 N-웰 사이에 래치-업이 발생하지 못하도록 하였다.

이하, 첨부된 도면을 참조하여 고전압 발생회로를 상세히 설명하기로 한다.

제1도는 종래의 고전압 초기화단을 갖는 고전압 발생회로를 도시한 회로도로서, 고전압 Vpp의 초기 전위를 Vcc-Vt(다이오드 TD1의 문턱전압)로 초기화시키도록 전원전압 Vcc와 출력만 Vpp 사이에 다이오드를 접속한 구조로 되어 있다.

제1도에 도시된 고전압 발생회로는 고전압 Vpp의 전위를 검출하는 고전압 검출단(15)과, 고전압 검출단(15)의 출력에 따라 동작이 제어되며 일정한 주기를 갖는 신호를 출력하는 링 발진기단(11)과, 링 발진기단(11)의 출력신호를 버퍼링하는 버퍼링단(12)과, 버퍼링단(12)에서 버퍼링된 신호가 로직로우에서 로직하이로 전이할 때 고전압 Vpp를 펌핑하는 고전압 펌핑단(13)과, 전원전압 Vcc가 인가되었을 때 고전압 Vpp를 초기화시키는 고전압 초기화단(14)으로 구성되어 있으며, 특히 고전압 초기화단(14)은 NMOS 트랜지스터가 다이오드구조로 Vcc와 Vpp 사이에 접속되어 있어서, 초기에 Vcc가 인가되면 고전압 검출단(15), 링발진기단(11), 버퍼링단(12), 고전압 펌핑단(13)이 미처 동작하기 전에 Vpp 출력단을 Vcc-Vt 전위로 초기화시키게 된다.

그러나, 상기 제1도와 같은 구조의 초기화단을 갖는 고전압 발생회로를 구성하게 되면 초기화단의 다이오드의 문턱전압과 고전압 Vpp가 N-웰로 인가되는 PMOS 트랜지스터의 P⁺노드와 N-웰로 이루어지는 다이오드의 문턱전압이 다르므로, 만약에 초기화단의 다이오드의 문턱전압이 P⁺노드와 N-웰 사이에 형성되는 다이오드의 문턱전압에 비해 크면 고전압 Vpp가 N-웰의 바이어스로 사용되는 PMOS 트랜지스터에서 바이폴라 트랜지스터 (Bipolar Transistor)구조가 형성되어 래치-업이 발생하게 된다.

즉, 제2도의 종래의 고전압 초기화단과 PMOS 트랜지스터와의 연결구조를 도시한 연결구성도에서 보듯이, 고전압 초기화단(21)의 Vt1(다이오드 TD1의 문턱전압)이 Vt2(다이오드 TD2의 문턱전압)보다 크면 Vcc가 인가되는 P⁺노드와 Vpp가 인가되는 N-웰에 의해 형성되는 TD2의 문턱전압 Vt2가 Vt2<Vcc-Vpp와 같이 되어 다이오드 TD2가 턴-온 되고 이에따라 점선으로 표시된 PN 다이오드구조로 전류가 흐르게 되어 P⁺-N-웰-P형 기판으로 형성되는 바이폴라 트랜지스터와 N-웰-P형 기판-N⁺로 형성되는 바이폴라 트랜지스터를 동작시키게 되어 결국 래치-업이 발생하게 된다.

상기의 래치-업이 발생하게 되면 반도체 소자게 오동작이 발생하며, 그에따라 반도체 소자의 성능이 저하되는 문제점이 존재하게 된다.

따라서, 본 발명에서는 상기의 문제점을 제거하기 위하여 전원전압 Vcc가 인가되었을 때의 초기 고전압 Vpp의 전위를 Vcc로 유지할 수 있도록 고전압 발생회로를 구현하는데에 그 목적이 있다.

상기의 목적을 달성하는데 있어서, 고전압 Vpp를 Vcc로 유지시키기 위해 고전압 발생회로의 초기화단을 PMOS 트랜지스터를 사용하여 구현하였으며, 그 동작은 PMOS 트랜지스터의 게이트에 인가되는 신호를 처음 Vcc가 인가되면 로직로우를 갖게 하여 PMOS 트랜지스터를 턴-온시킴으로써 Vpp 노드에 Vcc 전위가 전달되게 했******압 Vpp 노드가 Vcc 전위 이상으로 가게 되면 PMOS 트랜지스터의 게이트에 인가되는 신호가 로우하이로 전이하여 PMOS 트랜지스터를 턴-오프시킴으로써 원하는 전위의 Vpp가 펌핑되도록 하였다.

제3도는 본 발명의 고전압 초기화단의 제 1실시예를 도시한 회로도로서, 플로팅(Floating) N-웰 방법을 이용할 수 있도록 드레인은 Vpp, 소오스는 Vcc에 연결되고 게이트로는 Vr신호가 인가되는 트랜지스터 MP31과, 드레인과 N-웰은 트랜지스터 MP31의 N-웰에 접속되고 소오스는 Vcc, 게이트는 Vpp에 접속된 트랜지스터 MP32로 구성되어 있다.

제3도에 도시된 바와같이 고전압 초기화단은 트랜지스터 MP31의 N-웰 바이어스가 트랜지스터 MP32의 N-웰과 드레인에 접속되어 있고 트랜지스터 MP31의 게이트로 인가되는 Vr신호가 로직로우를 유지하고 있어서, 처음에 고전압 Vpp가 전원전압 Vcc보다 낮을 때에는 트랜지스터 MP31과 MP32가 접속된 노드 N31은 Vcc로 프리챠지되었다가, Vpp가 Vcc 이상으로 올라가면 트랜지스터 MP31의 게이트로 인가되는 Vr신호가 로직하이로 전이하게 되어 트랜지스터 MP31이 턴-오프되므로 노드 N31은 플로팅되고 트랜지스터 MP32는 턴-오프되어 고전압 초기화단이 동작하지 않게 된다.

제4도는 본 발명의 고전압 초기화단의 제 2실시예를 도시한 회로도로서, 드레인과 N-웰은 Vpp에, 소오스는 Vcc에 접속되고 게이트로는 Vr신호가 인가되는 PMOS 트랜지스터로 구성되어 있으며, 초기 Vcc가 인가되었을 때는 Vr신호가 로직로우를 유지하여 트랜지스터 MP41을 턴-온시킴으로써, Vpp가 초기에 Vcc 전위를 갖게 되고, Vpp의 전위가 Vcc 이상으로 높아지면 Vr신호가 로직하이로 전이하여 트랜지스터MP41을 턴-오프시킴으로써, Vpp와 Vcc간의 전하흐름을 차단하게 되어 고전압 초기화단이 동작하지 않게된다.

제5도는 본 발명의 고전압 초기화단 제어신호 발생회로의 제 1실시예를 도시한 회로도로서, 상기 제3도와 제4도의 고전압 초기화단에 인가되는 고전압 초기화단 제어신호 Vr을 처음 Vcc가 인가되었을 때는 로직로우로 출력했다가, 고전압 Vpp의 전위가 Vcc 이상으로 높아지면 로직하이로 전이시켜 출력하도록 구성되어 있다.

제5도를 참조하여 회로의 동작을 설명하면, 우선 처음 Vcc가 인가되었을 때는 고전압 Vpp가 로우상태이고 출력인 Vr신호에 접속되어 있는 캐패시터 C₅₁,이 Vr신호를 로직로우로 유지시키므로 고전압 Vpp와 전원전압 Vcc를 비교하는 차동증폭기구조의 비교기단(51)과 상기 비교기단(52)의 출력을 버퍼링하는 인버터 구조의 버퍼단(52)이 동작하지 않기 때문에 출력신호 Vr이 로직로우상태를 유지하며, Vpp가 어느 정도 전압레벨이 높아지더라도 Vcc 전위보다 낮으면 비교기단(51)의 출력인 노드 N51이 계속 저전압상태를 유지하므로 파수어단이 Vpp이고 인버터구조를 가지고 있는 버퍼단(52)의 출력인 Vr신호는 로직로우상태를 계속 유지하여 고전압 초기화단의 PMOS 트랜지스터를 턴-온시키므로 고전압 Vpp가 계속 Vcc전위를 유지하다가, 고전압 Vpp가 Vcc 이상으로 펌핑되면 비교기단(51)의 출력노드 N51의 전위가 Vpp로 전이하여 버퍼단(52)의 출력인 Vr을 고전압 Vpp상태로 전이시키게 됨으로써, 고전압 초기화단의 PMOS 트랜지스터가 턴-오프되어 고전압 초기화단이 동작하지 않게 된다.

제6도는 본 발명의 고전압 초기화단 제어신호 발생회로의 제 2실시예를 도시한 회로도로서, 반도체 소자에 외부전원이 인가된 후, 백 바이어스전압이 적정 네가티브 전위로 전이할 때까지 로직하이를 유지하다가 적정 전위 이하로 떨어지면 로직로우상태를 갖는 신호를 출력하는 백 바이어스(Back Bias)전압 감지기단파(61), 상기의 백 바이어스전압 감지기단(61)의 출력을 버퍼링하며 인버터구조를 갖는 버퍼단(62)과, 파우어를 전원전압에서 고전압으로 전환시켜 로직하이시 고전압 전위를 갖는 고전압 초기화단 제어신호를 출력하는 제어신호 출력단(63)과, 게이트로 전원전압이 인가되며, 상기의 버퍼단(62)과 제어신호 출력단(63)을 연결시키는 NMOS 트랜지스터로 구성되어 있다.

제6도를 참조하여 동작을 설명하면, 우선 전원전압 Vcc가 외부로부터 인가되면 도면에 도시된 백 바이어스전압 감지기단(61)과 버퍼단(62)과 제어신호 출력단(63)이 제대로 동작하지 않는 상태에서 캐패시터 C₆₁와 C₆₂에 의해 로우상태를 유지하는 버퍼단(62)의 노드 N62와 제어신호 출력단(63)의 출력인 Vr신호가 트랜지스터 MP61과 파우어가 Vpp인 MP63을 턴-온시켜 백 바이어스전압 감지기단(61)의 출력인 노드 N61과 버퍼단(62)의 출력인 노드 N63가 로직하이상태를 유지하도록 전하를 공급함으로써, 출력인 Vr신호가 계속 로직로우상태를 유지하여 고전압 Vpp의 전위를 Vcc로 유지시키고, 전원전압 Vcc가 인가된 후 적정 시간이 경과하여 반도체 소자의 백 바이어스전압 V_BB가 어느 정도 네가티브가 되면 반도체 칩의 안정화가 이루어졌다고 보며 이때, 게이트로 백 바이어스 V_BB전압이 인가되는 트랜지스터 MP62가 턴-온되어 백 바이어스전압 감지기단(61)의 출력인 노드 N61을 로직로우상태로 전이시키면 제어신호 출력단(63)의 출력인 Vr신호가 로직하이상태로 전이하여 고전압 초기화단의 PMOS 트랜지스터를 턴-오프시킴으로써 고전압 초기화단의 동작을 제어하게 되는 것이다.

상기의 제3도 내지 제6도에서 설명한 회로를 사용하여 구현한 본 발명의 고전압 발생회로로 반도체 소자 내부에 사용되는 고전압 Vpp를 출력하게 되면, 초기에 전원전압 Vcc가 인가되었을 때에 Vpp 전위가 로우상태에서 바로 Vcc 전위를 따라가게 되어, 초기 외부전원 Vcc 인가시 고전압 Vpp의 전압강하로 인해 반도체 칩 내부의 PN 다이오드가 턴-온됨으로써 발생하는 래치-업 문제를 제거할 수 있게 되어, 보다 안정된 반도체 소자의 동작을 실현할 수 있으며, 반도체 소자의 성능을 향상시키는 효과도 얻을 수 있다.

Claims

반도체 소자의 내부에 전원전압보다 높은 전압을 인가하기 위한 고전압 발생회로에 있어서, 전원전압이 인가되었을 때의 고전압의 전위를 전원전압과 같은 레벨로 유지시키기 위하여, 고전압 Vpp의 전위를 검출하는 고전압 검출단과, 상기 고전압 검출단의 출력에 따라 동작이 제어되며 일정한 주기를 갖는 신호를 출력하는 링 발진기단과, 상기 링 발진기단의 출력신호를 버퍼링하는 버퍼링단과, 상기 버퍼링단에서 버퍼링된 신호가 로직로우에서 로직하이로 전이할 때 고전압반을 펌핑하는 고전압 펌핑단과, 드레인이 고전압단에 접속되고 소오스가 전원전압단에 접속되며, 게이트가 고전압 초기화단 제어신호에 의해 제어되는 PMOS 트랜지스터 MP31과 드레인과 N-웰은 상기의 PMOS 트랜지스터 MP31의 N-웰에 접속되며, 소오스는 전원전압단에 접속되고, 게이트는 고전압단에 연결된 PMOS 트랜지스터 MP32로 이루어져, 전원전압이 인가되었을 때 고전압단을 초기화시키는 고전압 초기화단과, 고전압이 전원전압보다 낮은 전위를 가질 때에는 로직로우상태를 유지함으로써 고전압 초기화단을 인에이블시키고, 고전압이 전원전압보다 높은 전위를 가지면 로직하이상태로 전이하여 고전압 초기화단을 디스에이블시킴으로써, 상기 고전압 초기화단의 동작을 제어하는 고전압 초기화단 제어신호를 출력하는 고전압 초기화단 제어신호 발생회로로 구성되는 것을 특징으로 하는 고전압 발생회로.
제1항에 있어서, 고전압 초기화단 제어신호 발생회로는, 고전압과 전원전압을 비교하는 비교기단과, 상기 비교기단의 출력을 버퍼링하여 고전압 초기화단 제어신호를 출력하는 버퍼단으로 구성되는 것을 특징으로 하는 고전압 발생회로.
제1항에 있어서, 고전압 초기화단 제어신호 발생회로는, 반도체 소자에 외부전원이 인가된 후, 백 바이어스전압이 적정 네가티브전위로 전이할 때까지 로직하이를 유지하다가 적정 전위 이하로 떨어지면 로직 로우상태를 출력하는 백 바이어스전압 감지기단과, 상기의 백 바이어스전압 감지기단의 출력을 버퍼링하는 버퍼단과, 파우어를 전원전압에서 고전압으로 전환시켜 로직하이시 고전압 전위를 갖는 고전압 초기화단 제어신호를 출력하는 제어신호 출력단과, 게이트로 전원전압이 인가되며, 상기의 버퍼단과 제어신호 출력단을 연결시키는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 고전압 발생회로.
반도체 소자의 내부에 전원전압보다 높은 전압을 인가하기 위한 고전압 발생회로에 있어서, 전원전압이 인가되었을 때의 고전압의 전위를 전원전압과 같은 레벨로 유지시키기 위하여, 고전압 Vpp의 전위를 검출하는 고전압 검출단과, 상기 고전압 검출단의 출력에 따라 동작이 제어되며 일정한 주기를 갖는 신호를 출력하는 링 발진기단과, 상기 링 발진기단의 출력신호를 버퍼링하는 버퍼링단과, 상기 버퍼링단에서 버퍼링된 신호가 로직로우에서 로직하이로 전이할 때 고전압단을 펌핑하는 고전압 펌핑단과, 드레인과 N-웰이 고전압단에 접속되고 소오스가 전원전압단에 접속되며, 게이트가 고전압 초기화단 제어신호에 의해 제어되는 PMOS 트랜지스터 MP41로 이루어져, 초기에 전원전압이 인가되었을 때 고전압단을 초기화시키는 고전압 초기화단과, 고전압이 전원전압보다 낮은 전위를 가질 때에는 로직로우상태를 유지함으로써 고전압 초기화단을 인에이블시키고, 고전압이 전원전압보다 높은 전위를 가지면 로직하이상태로 전이하여 고전압 초기화단을 디스에이블시킴으로써, 상기 고전압 초기화단의 동작을 제어하는 고전압 초기화단 제어신호를 출력하는 고전압 초기화단 제어신호 발생회로로 구성되는 것을 특징으로 하는 고전압 발생회로.