KR950006763B1 - 주파수 체배회로 - Google Patents

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Abstract

내용 없음.

Description

주파수 체배회로
제1도는 본 발명의 주파수 체배회로의 블럭도를 나타내는 것이다.
제2도는 제1도에 나타낸 주파수 2체배회로의 블럭도를 나타내는 것이다.
제3도는 제2도에 나타낸 주파수 2체배회로의 구체적인 회로를 나타내는 것이다.
제4a∼e도는 제3도에 나타낸 회로의 각부에 출력 파형을 나타내는 것이다.
본 발명은 주파수 체배회로에 관한 것으로, 특히 문자 발생회로에 적용을 위한 주파수 체배회로에 관한 것이다.
텔레비젼이나 비데오 테이프 레코더 등에 사용되는 문자 발생회로 IC에서 영상신호가 입력되지 않을 때 IC내에서 만들어주는 청색화면을 외부에서 칼라 서브 신호를 4체배한 신호를 사용하여 구현한다. 칼라 서브 캐리어 신호는 NTSC인 경우에는 3.58MHz이고 PAL인 경우에는 4.43MHz이다.
종래에는 문자 발생회로 IC에 클럭을 만들어 주기 위해서 칼라 서브 캐리어 주파수 신호(fSC)를 4배한 4fSC신호를 발생하기 위한 수정 발진기를 외부에 부착하고 문자 발생회로 IC내부에 인버터를 사용하여 4fSC신호를 만들어서 청색화면 신호용 클럭으로 사용하였다. 그런데 이와 같이 외부에 수정 발진기를 부착하는 경우에 시스템이 커지고 제품의 노이즈가 증가한다는 문제점이 있었다.
본 발명의 목적은 회로구성이 간단한 주파수 체배회로를 제공하는데 있다.
본 발명의 다른 목적은 수정 발진기를 사용하지 않고 IC내부에서 주파수 체배된 신호를 발생하여 노이즈를 줄일 수 있는 주파수 체배회로를 제공하는데 있다.
이와 같은 목적을 달성하기 위하여 본 발명은 칼라 서브 캐리어 신호를 입력하여 위상 반전하기 위한 위상 반전수단, 상기 칼라 서브 캐리어신호를 입력하여 90도 위상 쉬프트 시키기 위한 90도 위상 쉬프트 수단, 상기 위상 반전수단과 상기 90도 위상 쉬프트 수단의 출력신호를 배타 논리 곱하여 2체배된 신호를 출력하기 위한 곱셈수단을 구비한 주파수 2체배회로를 2단 종속으로 연결하여 청색화면을 만들기 위한 클럭을 발생하기 위한 청색화면용 클럭 발생회로를 구비하여 구성되어 있다. 상기 청색화면용 클럭 발생회로를 문자 발생회로내에 직접화한 것이다.
첨부된 도면을 참고로하여 본 발명의 주파수 체배회로를 설명하면 다음과 같다.
제1도는 본 발명의 주파수 체배회로의 블럭도를 나타내는 것이다.
제1도에 있어서, 칼라 서브 캐리어 신호(fSC)를 입력하여 2체배를 하는 주파수 2체배회로(10), 상기 2체배된 신호를 입력하여 2체배하여 4체배된 신호(4fSC)를 출력하는 주파수 2체배회로(20)으로 구성되어 있다.
즉, 본 발명은 2체배 회로를 직렬로 두개 연결하여 4체배 회로를 구성한 것이다.
제2도는 제1도에 나타낸 주파수 2체배 회로의 블럭도를 나타내는 것이다.
칼라 서브 캐리어 신호(fSC)를 입력하여 위상 반전하기 위한 위상 반전수단(30), 상기 칼라 캐리어 신호(fSC)를 입력하여 90도 위상 쉬프트 시키기 위한 90도 위상 쉬프트 수단(40), 상기 위상 반전수단(30)과 상기 90도 위상 쉬프트 수단 (40)의 출력신호를 배타 논리곱하여 2체배된 신호를 출력하기 위한 곱셉수단(50)으로 구성되어 있다.
제3도는 제2도에 나타낸 블럭도의 상세 회로를 나타내는 것이다.
제3도에 있어서, 상기 위상 반전수단(30)은 전원전압에 연결된 콜렉터와 바이어스 전압에 연결된 베이스를 가진 트랜지스터(Q5), 상기 트랜지스터(Q5)의 에미터에 연결된 콜렉터를 가진 트랜지스터(Q6), 상기 트랜지스터(Q6)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R11), 전원전압에 연결된 일방을 가진 저항(R2), 전원전압에 연결된 일방을 가진 저항(R3), 상기 트랜지스터(Q5)의 에미터에 연결된 일방과 칼라 서브 캐리어 신호(fSC)를 입력하기 위한 입력단자에 연결된 타방을 가진 저항(R6), 상기 트랜지스터(Q6)의 콜렉터에 연결된 일방을 가진 저항(R7), 상기 저항(R6)의 타방에 연결된 베이스와 상기 저항(R2)의 타방에 연결된 콜렉터를 가진 트랜지스터(Q7), 상기 저항(R3)의 타방에 연결된 콜렉터와 상기 저항(R7)의 타방에 연결된 베이스를 가진 트랜지스터(Q8), 상기 트랜지스터(Q7)의 에미터에 연결된 일방을 가진 저항(R8), 상기 트랜지스터(Q8)의 에미터에 연결된 일방과 상기 저항(R8)의 타방에 연결된 타방을 가진 저항(R9), 상기 트랜지스터(Q6)의 베이스에 연결된 베이스와 상기 저항(R9)의 타방에 연결된 콜렉터를 가진 트랜지스터(Q9), 상기 트랜지스터(Q9)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R12)으로 구성되어 있다.
상기 90도 위상 쉬프트 수단(40)은 전원전압에 연결된 일방을 가진 저항(R4), 상기 저항(R4)의 타방에 연결된 콜렉터와 상기 트랜지스터(Q8)의 베이스에 연결된 베이스를 가진 트랜지스터(Q10), 상기 트랜지스터(Q10)의 에미터에 연결된 콜렉터와 상기 트렌지스터(Q9)의 베이스에 연결된 베이스를 가진 트랜지스터(Q12), 상기 트랜지스터(Q12)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 저항(R13), 전원전압에 연결된 일방을 가진 저항(R5), 상기 저항(R5)이 타방에 연결된 콜렉터와 상기 입력단자에 연결된 베이스를 가진 트랜지스터(Q11), 상기 트랜지스터(Q11)의 에미터에 연결된 일방과 상기 트랜지스터(Q10)의 에미터에 연결된 타방을 가진 캐패시터(C1), 상기 트랜지스터(Q11)의 에미터에 연결된 콜렉터와 상기 트랜지스터(Q11)의 베이스에 연결된 베이스를 가진 트랜지스터(Q13), 상기 트랜지스터(Q13)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R14), 전원전압에 연결된 콜렉터와 상기 저항(R2)의 타방에 연결된 베이스를 가진 트랜지스터(Q14), 상기 트랜지스터(Q14)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q15), 상기 트랜지스터(Q15)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q16), 상기 트랜지스터(Q16)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q17), 상기 트랜지스터(Q17)의 에미터에 연결된 콜렉터와 상기 트랜지스터(Q13)의 베이스에 연결된 베이스를 가진 트랜지스터(Q18), 상기 트랜지스터(R18)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R15), 전원전압에 연결된 콜렉터와 상기 저항(R3)의 타방에 연결된 베이스를 가진 트랜지스터(Q19), 전원전압에 연결된 콜렉터와 상기 저항(R4)의 타방에 연결된 베이스를 가진 트랜지스터(Q24), 전원전압에 연결된 콜렉터와 상기저항(R5)의 타방에 연결된 베이스를 가진 트랜지스터(Q27), 상기 트랜지스터(Q19)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q15), 상기 트랜지스터(Q15)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q16), 상기 트랜지스터(Q16)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q17), 상기 트랜지스터(Q17)의 에미터에 연결된 콜렉터와 상기 트랜지스터(Q18)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R15), 상기 트랜지스터(Q19)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q20), 상기 트랜지스터(Q20)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q21), 상기 트랜지스터(Q21)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q22), 상기 트랜지스터(Q22)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q23), 상기 트랜지스터(Q23)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R16), 상기 트랜지스터(Q24)의 에미터에 연결된 콜렉터와 베이스를 가진 트랜지스터(Q25), 상기 트랜지스터(Q25)의 에미터에 연결된 콜렉터와 상기 트랜지스터(Q23)의 베이스에 연결된 베이스를 가진 트랜지스터(Q26), 상기 트랜지스터(Q26)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R17), 상기 트랜지스터(Q27)의 에미터에 연결되 콜렉터와 베이스를 가진 트랜지스터(Q28), 상기 트랜지스터(Q28)의 에미터에 연결된 콜렉터와 상기 트랜지스터(Q26)의 베이스에 연결된 베이스를 가진 트랜지스터(Q29), 상기 트랜지스터(Q29)의 에미터 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R18)로 구성되어 있다.
곱셈수단(50)은 전원전압에 연결된 일방을 가진 저항(R23), 전원전압에 연결된 가진 저항(R24), 전원전압에 연결된 일방을 가진 저항(R25), 상기 저항(R23)의 타방에 연결된 콜렉터와 상기 트랜지스터(Q25)의 에미터에 연결된 베이스를 가진 트랜지스터(Q30), 상기 저항(R24)의 타방에 연결된 콜렉터와 상기 트랜지스터(Q25)의 에미터에 연결된 베이스를 가진 트랜지스터(Q34), 상기 트랜지스터(Q30)의 콜렉터에 연결된 콜렉터와 상기 트랜지스터(Q34)의 에미터에 연결된 에미터를 가진 트랜지스터(Q33), 상기 트랜지스터(Q34)의 콜렉터에 연결된 콜렉터와 상기 트랜지스터(Q33)의 베이스에 연결된 베이스와 상기 트랜지스터(Q30)의 에미터에 연결된 에미터를 가진 트랜지스터(Q31), 상기 트랜지스터(Q31)의 에미터에 연결된 콜렉터와 상기 트랜지스터(Q17)의 에미터에 연결된 베이스를 가진 트랜지스터(Q32), 상기 트랜지스터(Q33)의 에미터에 연결된 콜렉터와 상기 트랜지스터(Q23)의 콜렉터에 연결된 베이스와 상기 트랜지스터(Q32)의 에미터에 연결된 에미터를 가진 트랜지스터(Q35), 상기 트랜지스터(Q35)의 에미터에 연결된 콜렉터와 상기 트랜지스터(Q29)의 베이스에 연결된 베이스를 가진 트랜지스터(Q36), 상기 트랜지스터(Q36)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R19), 전원전압에 연결된 콜렉터와 상기 저항(R23)의 타방에 연결된 베이스를 가진 트랜지스터(Q37), 상기 트랜지스터(Q37)의 에미터에 연결된 콜렉터와 상기 트랜지스터(Q36)의 베이스에 연결된 베이스를 가진 트랜지스터(Q38), 상기 트랜지스터(Q38)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R20), 전원전압에 연결된 콜렉터와 상기 트랜지스터(Q34)의 콜렉터에 연결된 베이스를 가진 트랜지스터(Q39), 상기 트랜지스터(Q39)의 에미터에 연결된 콜렉터와 상기 트랜지스터(Q38)의베이스에 연결된 베이스를 가진 트랜지스터(Q40), 상기 트랜지스터(Q40)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R21), 상기 저항(R25)의 타방과 상기 트랜지스터(Q40)의 베이스에 연결베이스와 콜렉터를 가진 트랜지스터(Q41), 상기 트랜지스터(Q41)의 에미터에 연결된 일방과 접지전압에 연결된 타방을 가진 저항(R22)로 구성되어 있다.
상기 구성에 따른 동작을 설명하면 다음과 같다.
제4a-e도는 제3도에 나타낸 회로의 각부 출력파형을 나타내는 것이다.
제4a도는 칼라 캐리어 신호를 나타내는 것이다. 칼라 서브 캐리어 신호(fsc)가 트랜지스터들(Q7)의 베이스에 인가되면 트랜지스터(Q7)의 콜렉터를 통하여 위상 반전된 신호가 출력된다. 상기 위상 반전된 신호는 트랜지스터(Q14)의 베이스로 인가된다. 또한, 상기 칼라 서브 캐리어 신호가 트랜지스터(Q11)의 베이스에 인가되면 트랜지스터(Q11)의 콜렉터를 통하여 위상이 90도 쉬프트된 신호가 출력된다. 상기 90도 쉬프트된 신호는 캐패시터(C1)값의 조절로 클리핑이 되지 않게 된다. 상기 90도 쉬프트된 신호는 트랜지스터(Q27)의 베이스로 인가된다.
상기 트랜지스터(Q14)의 베이스로 인가된 신호는 다이오우드들(Q15, 16, 17)에 의해서 DC전압 레벨이 쉬프트되어 트랜지스터(Q32)의 베이스로 인가된다. 또한, 상기 트랜지스터(Q27)의 베이스로 인가된 신호는 상기 트랜지스터(Q27) 및 다이오우드(Q28)에 의해서 DC전압 레벨이 쉬프트되어 트랜지스터들(Q31, Q33)의 베이스로 인가된다.
제4b도는 상기 트랜지스터(Q17)에 에미터를 통하여 출력되는 위상 반전된 신호를 나타내는 것이다.
제4c도는 상기 트랜지스터(Q28)의 에미터를 통하여 출력되는 90도 쉬프트된 신호를 나타내는 것이다.
상기 트랜지스터(Q30, Q32)의 베이스로 인가되는 신호가 동상이면 “로우”레벨의 신호가 트랜지스터(Q30)의 콜렉터를 통하여 상기 트랜지스터(Q37)의 베이스로 인가된다. 반대로 상기 트랜지스터들(Q30, Q32)의 베이스로 인가되는 신호가 역상이면 “하이” 레벨의 신호가 트랜지스터(Q30)의 콜렉터를 통하여 상기 트랜지스터(Q37)의 베이스로 인가되어 상기 트랜지스터(Q37)의 에미터를 통하여 “하이”레벨의 신호를 출력한다. 즉, 상기 위상 반전된 신호와 90도 위상 쉬프트된 신호를 입력하여 EXOR기능을 수행한다.
제4d도는 상기 위상 반전된 신호와 상기 90도 쉬프트된 신호가 곱해져서 상기 트랜지스터(Q37)의 에미터를 통하여 출력되는 신호를 나타내는 것이다.
제4e도는 제3도에 나타낸 회로를 두단으로 구성하였을 경우 출력되는 4체배된 신호를 나타내는 것이다.
이와 같이 4체배 주파수 발생회로를 문자 발생회로 IC내부에 구비하여 청색화면을 발생하기 위한 클럭으로 사용하게 된다.
따라서, 본 발명에 따른 주파수 체배회로는 문자 발생회로 IC내부에 구비됨으로 외부에 별도의 수정 발진기를 장착할 필요가 없어짐으로 제품의 가격이 저렴해진다.
또한, 수정 발진기를 사용하지 않으므로 노이즈를 감소시킬 수 있다.

Claims (2)

  1. 칼라 서브 캐리어 신호를 입력하여 위상 반전하기 위한 위상 반전수단 ; 상기 칼라 서브 캐리어 신호를 입력하여 90도 위상 쉬프트시키기 위한 90도 위상 쉬프트 수단 ; 상기 위상 반전수단과 상기 90도 위상 쉬프트 수단의 출력신호를 배타 논리곱하여 2체배된 신호를 출력하기 위한 곱셈수단을 구비한 주파수 2체배 회로를 2단 종속으로 연결하여 청색화면을 만들기 위한 클럭을 발생하는 것을 특징으로 하는 문자 발생회로.
  2. 칼라 서브 캐리어 신호를 입력하여 위상 반전하기 위한 위상 반전수단 ; 상기 칼라 서브 캐리어 신호를 입력하여 90도 위상 쉬프트시키기 위한 90도 쉬프트 수단 ; 상기 위상 반전수단과 상기 90도 위상 쉬프트 수단의 출력신호를 배타 논리곱하여 2체배된 신호를 출력하기 위한 곱셈수단을 구비한 것을 특징으로 하는 주파수 체배회로.
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