JP3460327B2 - Ｔｔｌ入力回路 - Google Patents
Ｔｔｌ入力回路Info
- Publication number
- JP3460327B2 JP3460327B2 JP21428294A JP21428294A JP3460327B2 JP 3460327 B2 JP3460327 B2 JP 3460327B2 JP 21428294 A JP21428294 A JP 21428294A JP 21428294 A JP21428294 A JP 21428294A JP 3460327 B2 JP3460327 B2 JP 3460327B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- resistor
- voltage
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＴＴＬ(transistor-tr
ansistor logic) 入力回路に関し、Ｃ‐ＭＯＳ回路のイ
ンタフェースとして用いて好適なＴＴＬ入力回路に関す
る。
ansistor logic) 入力回路に関し、Ｃ‐ＭＯＳ回路のイ
ンタフェースとして用いて好適なＴＴＬ入力回路に関す
る。
【０００２】
【従来の技術】ディジタル回路において、ＥＣＬ(emitt
er coupled logic) 回路は、３００ＭＨｚ以上の高周波
でも動作するという特長を持つ反面、消費電力が大き
く、負の電源電圧を必要とすることから汎用的ではな
い。これに対し、Ｃ‐ＭＯＳ回路の場合、出力が“０”
から“１”、またはその反対に変化する過渡的な一瞬し
か電源から電流が流れず、消費電力が非常に少なく汎用
的である。しかしながら、高周波で使う場合、過渡状態
の回数が多くなるので、その特長が失われる。このた
め、１００ＭＨｚ程度の高い周波数でＣ‐ＭＯＳ回路を
使用する場合には、そのインタフェースとしてＴＴＬ入
力回路が用いられる。
er coupled logic) 回路は、３００ＭＨｚ以上の高周波
でも動作するという特長を持つ反面、消費電力が大き
く、負の電源電圧を必要とすることから汎用的ではな
い。これに対し、Ｃ‐ＭＯＳ回路の場合、出力が“０”
から“１”、またはその反対に変化する過渡的な一瞬し
か電源から電流が流れず、消費電力が非常に少なく汎用
的である。しかしながら、高周波で使う場合、過渡状態
の回数が多くなるので、その特長が失われる。このた
め、１００ＭＨｚ程度の高い周波数でＣ‐ＭＯＳ回路を
使用する場合には、そのインタフェースとしてＴＴＬ入
力回路が用いられる。
【０００３】このＴＴＬ入力回路の従来例を図３に示
す。図３において、入力段にはエミッタ同士が共通接続
された差動対トランジスタＱ３１，Ｑ３２が設けられて
いる。これら差動対トランジスタＱ３１，Ｑ３２の各コ
レクタは、抵抗Ｒ３１，Ｒ３２を介してＶcc（５Ｖ電
源）ラインに接続され、そのエミッタ共通接続点は定電
流源トランジスタＱ３３及び抵抗Ｒ３３を介して接地さ
れている。以上により、差動回路３１が構成されてい
る。
す。図３において、入力段にはエミッタ同士が共通接続
された差動対トランジスタＱ３１，Ｑ３２が設けられて
いる。これら差動対トランジスタＱ３１，Ｑ３２の各コ
レクタは、抵抗Ｒ３１，Ｒ３２を介してＶcc（５Ｖ電
源）ラインに接続され、そのエミッタ共通接続点は定電
流源トランジスタＱ３３及び抵抗Ｒ３３を介して接地さ
れている。以上により、差動回路３１が構成されてい
る。
【０００４】入力端子３２と差動対の一方のトランジス
タＱ３１のベースとの間には、ダイオード接続のトラン
ジスタＱ３４が逆方向に接続されている。また、トラン
ジスタＱ３１のベースは、抵抗Ｒ３４及びダイオード接
続のトランジスタＱ３５を介してＶccラインに接続され
ている。差動対の他方のトランジスタＱ３２のベースに
は、直流電圧Ｖ１が印加されている。この直流電圧Ｖ１
は、トランジスタのベース‐エミッタ間順方向電圧をＶ
f （≒０．７〔Ｖ〕）とするとき、例えば１．５〔Ｖ〕
＋Ｖf に設定されている。また、トランジスタＱ３３の
ベースには、直流電圧Ｖ２が印加されている。この直流
電圧Ｖ２は、例えば０．２〔Ｖ〕＋Ｖfに設定されてい
る。
タＱ３１のベースとの間には、ダイオード接続のトラン
ジスタＱ３４が逆方向に接続されている。また、トラン
ジスタＱ３１のベースは、抵抗Ｒ３４及びダイオード接
続のトランジスタＱ３５を介してＶccラインに接続され
ている。差動対の他方のトランジスタＱ３２のベースに
は、直流電圧Ｖ１が印加されている。この直流電圧Ｖ１
は、トランジスタのベース‐エミッタ間順方向電圧をＶ
f （≒０．７〔Ｖ〕）とするとき、例えば１．５〔Ｖ〕
＋Ｖf に設定されている。また、トランジスタＱ３３の
ベースには、直流電圧Ｖ２が印加されている。この直流
電圧Ｖ２は、例えば０．２〔Ｖ〕＋Ｖfに設定されてい
る。
【０００５】差動対トランジスタＱ３２，Ｑ３１の各コ
レクタから導出されるコンプリメンタリな信号は、エミ
ッタフォロワ回路を構成するトランジスタＱ３６，Ｑ３
７の各ベース入力となる。トランジスタＱ３６，Ｑ３７
の各コレクタはＶccラインに接続され、各エミッタは定
電流源トランジスタＱ３８，Ｑ３９及び抵抗Ｒ３５，Ｒ
３６を介して接地されている。トランジスタＱ３６，Ｑ
３７の各エミッタ出力は、エミッタ同士が共通に接続さ
れた差動対トランジスタＱ４０，Ｑ４１の各ベース入力
となる。差動対トランジスタＱ４０，Ｑ４１の各コレク
タは、抵抗Ｒ３７，Ｒ３８を介してＶccラインに接続さ
れ、そのエミッタ共通接続点は定電流源トランジスタＱ
４２及び抵抗Ｒ３９を介して接地されている。
レクタから導出されるコンプリメンタリな信号は、エミ
ッタフォロワ回路を構成するトランジスタＱ３６，Ｑ３
７の各ベース入力となる。トランジスタＱ３６，Ｑ３７
の各コレクタはＶccラインに接続され、各エミッタは定
電流源トランジスタＱ３８，Ｑ３９及び抵抗Ｒ３５，Ｒ
３６を介して接地されている。トランジスタＱ３６，Ｑ
３７の各エミッタ出力は、エミッタ同士が共通に接続さ
れた差動対トランジスタＱ４０，Ｑ４１の各ベース入力
となる。差動対トランジスタＱ４０，Ｑ４１の各コレク
タは、抵抗Ｒ３７，Ｒ３８を介してＶccラインに接続さ
れ、そのエミッタ共通接続点は定電流源トランジスタＱ
４２及び抵抗Ｒ３９を介して接地されている。
【０００６】差動対トランジスタＱ４０，Ｑ４１の各コ
レクタから導出されるコンプリメンタリな信号は、エミ
ッタフォロワ回路を構成するトランジスタＱ４３，Ｑ４
４の各ベース入力となる。トランジスタＱ４３，Ｑ４４
の各コレクタはＶccラインに接続され、各エミッタは定
電流源トランジスタＱ４５，Ｑ４６及び抵抗Ｒ４０，Ｒ
４１を介して接地されるとともに、出力端子３３，３４
に接続されている。トランジスタＱ３８，Ｑ３９，Ｑ４
２，Ｑ４５，Ｑ４６の各ベースには直流電圧Ｖ２が印加
されている。以上により、バッファ回路３５が構成され
ている。
レクタから導出されるコンプリメンタリな信号は、エミ
ッタフォロワ回路を構成するトランジスタＱ４３，Ｑ４
４の各ベース入力となる。トランジスタＱ４３，Ｑ４４
の各コレクタはＶccラインに接続され、各エミッタは定
電流源トランジスタＱ４５，Ｑ４６及び抵抗Ｒ４０，Ｒ
４１を介して接地されるとともに、出力端子３３，３４
に接続されている。トランジスタＱ３８，Ｑ３９，Ｑ４
２，Ｑ４５，Ｑ４６の各ベースには直流電圧Ｖ２が印加
されている。以上により、バッファ回路３５が構成され
ている。
【０００７】次に、上記構成の従来回路の回路動作につ
いて説明する。先ず、差動回路３１において、差動対の
他方のトランジスタＱ３２のベースには、直流電圧Ｖ１
（＝１．５〔Ｖ〕＋Ｖf ）が印加されており、スレッシ
ョールド電圧１．５〔Ｖ〕＋Ｖf の入力端子３２に矩形
波の信号が入力されることにより、差動対トランジスタ
Ｑ３１，Ｑ３２の各コレクタから矩形波のコンプリメン
タリな信号が導出される。このコンプリメンタリな信号
は、バッファ回路３５で波形整形されて出力端子３３，
３４から導出される。
いて説明する。先ず、差動回路３１において、差動対の
他方のトランジスタＱ３２のベースには、直流電圧Ｖ１
（＝１．５〔Ｖ〕＋Ｖf ）が印加されており、スレッシ
ョールド電圧１．５〔Ｖ〕＋Ｖf の入力端子３２に矩形
波の信号が入力されることにより、差動対トランジスタ
Ｑ３１，Ｑ３２の各コレクタから矩形波のコンプリメン
タリな信号が導出される。このコンプリメンタリな信号
は、バッファ回路３５で波形整形されて出力端子３３，
３４から導出される。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成の従来のＴＴＬ入力回路では、定電流源トランジスタ
Ｑ３３のコレクタ部分に寄生容量が存在することから、
高周波入力の場合には、この寄生容量が問題になってく
る。すなわち、図４の波形図において、矩形波状の入力
信号TTLIN に対し、差動対トランジスタＱ３１，Ｑ３２
のコレクタ電流ＩQ31c，ＩQ32cは理想的には矩形波状と
なる筈であるが、実際にはトランジスタＱ３３のコレク
タ部分に寄生容量Ｃが存在することから、トランジスタ
Ｑ３１がオンする瞬間に、トランジスタＱ３１を通して
寄生容量Ｃが充電されることになるため、実際のコレク
タ電流ＩQ31c′としては瞬間的に余分（図の髭部分）に
流れることになる。
成の従来のＴＴＬ入力回路では、定電流源トランジスタ
Ｑ３３のコレクタ部分に寄生容量が存在することから、
高周波入力の場合には、この寄生容量が問題になってく
る。すなわち、図４の波形図において、矩形波状の入力
信号TTLIN に対し、差動対トランジスタＱ３１，Ｑ３２
のコレクタ電流ＩQ31c，ＩQ32cは理想的には矩形波状と
なる筈であるが、実際にはトランジスタＱ３３のコレク
タ部分に寄生容量Ｃが存在することから、トランジスタ
Ｑ３１がオンする瞬間に、トランジスタＱ３１を通して
寄生容量Ｃが充電されることになるため、実際のコレク
タ電流ＩQ31c′としては瞬間的に余分（図の髭部分）に
流れることになる。
【０００９】また、トランジスタＱ３１がオフし、トラ
ンジスタＱ３２がオンするときは、寄生容量Ｃに充電さ
れた電荷に基づく電流が先に定電流源トランジスタＱ３
３に流れ始めるため、その分だけ実際のコレクタ電流Ｉ
Q32c′としての流れ始めが遅くなる。このときのＩQ31
c′＋ＩQ32c′の電流は図に示すようになり、髭部分が
トランジスタＱ３３のコレクタ部分の寄生容量Ｃに起因
して余分に流れる電流である。このような電流ＩQ31
c′，ＩQ32c′が流れることにより、差動対トランジス
タＱ３１，Ｑ３２のコレクタ電圧はＶQ31c′＋ＶQ32c′
となる。このように、シングルの大振幅の入力信号TTLI
N を受ける場合に、初段の差動回路３１において、トラ
ンジスタＱ３３のコレクタ部分に寄生容量Ｃが存在する
ことにより、その入力信号が図に示す如きアンバランス
な信号（ＶQ31c′＋ＶQ32c′）に変換されてしまうとい
う問題があった。
ンジスタＱ３２がオンするときは、寄生容量Ｃに充電さ
れた電荷に基づく電流が先に定電流源トランジスタＱ３
３に流れ始めるため、その分だけ実際のコレクタ電流Ｉ
Q32c′としての流れ始めが遅くなる。このときのＩQ31
c′＋ＩQ32c′の電流は図に示すようになり、髭部分が
トランジスタＱ３３のコレクタ部分の寄生容量Ｃに起因
して余分に流れる電流である。このような電流ＩQ31
c′，ＩQ32c′が流れることにより、差動対トランジス
タＱ３１，Ｑ３２のコレクタ電圧はＶQ31c′＋ＶQ32c′
となる。このように、シングルの大振幅の入力信号TTLI
N を受ける場合に、初段の差動回路３１において、トラ
ンジスタＱ３３のコレクタ部分に寄生容量Ｃが存在する
ことにより、その入力信号が図に示す如きアンバランス
な信号（ＶQ31c′＋ＶQ32c′）に変換されてしまうとい
う問題があった。
【００１０】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、バランスの良いコン
プリメンタリな信号を発生させることが可能なＴＴＬ入
力回路を提供することにある。
であり、その目的とするところは、バランスの良いコン
プリメンタリな信号を発生させることが可能なＴＴＬ入
力回路を提供することにある。
【００１１】
【課題を解決するための手段】本発明によるＴＴＬ入力
回路は、コレクタが第１の電源ラインに直接接続されか
つベースに入力信号が印加される第１のトランジスタ
と、この第１のトランジスタとエミッタ同士が共通接続
されかつベースに所定レベルの直流電圧が印加された第
２のトランジスタと、この第２のトランジスタのコレク
タと第１の電源ラインとの間に接続された第１の抵抗
と、第１，第２のトランジスタのエミッタ共通接続点と
第２の電源ラインとの間に接続された第２の抵抗と、第
２のトランジスタとベース同士が共通接続された第３の
トランジスタと、第３のトランジスタのコレクタと第１
の電源ラインとの間に接続された第３の抵抗と、第３の
トランジスタのエミッタと第２の電源ラインとの間に接
続された第４の抵抗とを備え、第２のトランジスタのコ
レクタから入力信号に応じた出力信号を、第３のトラン
ジスタのコレクタから所定レベルの基準信号をそれぞれ
導出する構成となっている。
回路は、コレクタが第１の電源ラインに直接接続されか
つベースに入力信号が印加される第１のトランジスタ
と、この第１のトランジスタとエミッタ同士が共通接続
されかつベースに所定レベルの直流電圧が印加された第
２のトランジスタと、この第２のトランジスタのコレク
タと第１の電源ラインとの間に接続された第１の抵抗
と、第１，第２のトランジスタのエミッタ共通接続点と
第２の電源ラインとの間に接続された第２の抵抗と、第
２のトランジスタとベース同士が共通接続された第３の
トランジスタと、第３のトランジスタのコレクタと第１
の電源ラインとの間に接続された第３の抵抗と、第３の
トランジスタのエミッタと第２の電源ラインとの間に接
続された第４の抵抗とを備え、第２のトランジスタのコ
レクタから入力信号に応じた出力信号を、第３のトラン
ジスタのコレクタから所定レベルの基準信号をそれぞれ
導出する構成となっている。
【００１２】
【作用】上記構成のＴＴＬ入力回路において、入力信号
が“Ｈ”レベルのときは、第１のトランジスタには電源
電圧と第２の抵抗の抵抗値で決まる大電流が流れる。ま
た、入力信号が“Ｌ”レベルのときは、第２のトランジ
スタには所定レベルの直流電圧と第２の抵抗の抵抗値で
決まる定電流が流れる。このとき、第１，第２のトラン
ジスタのエミッタ共通接続点側には、第２の抵抗が接続
されているのみであり、寄生容量が少ないため、第２の
トランジスタのコレクタには、寄生容量に起因する現象
の発生は極めて少なく、理想に近いコレクタ電圧が得ら
れる。
が“Ｈ”レベルのときは、第１のトランジスタには電源
電圧と第２の抵抗の抵抗値で決まる大電流が流れる。ま
た、入力信号が“Ｌ”レベルのときは、第２のトランジ
スタには所定レベルの直流電圧と第２の抵抗の抵抗値で
決まる定電流が流れる。このとき、第１，第２のトラン
ジスタのエミッタ共通接続点側には、第２の抵抗が接続
されているのみであり、寄生容量が少ないため、第２の
トランジスタのコレクタには、寄生容量に起因する現象
の発生は極めて少なく、理想に近いコレクタ電圧が得ら
れる。
【００１３】一方、第３のトランジスタには、所定レベ
ルの直流電圧と第４の抵抗の抵抗値で決まる定電流が流
れる。これにより、第３のトランジスタのコレクタに
は、第２のトランジスタのコレクタ電圧の波高値に対し
て第３の抵抗値で決まるレベルのコレクタ電圧が得られ
る。そして、第２のトランジスタのコレクタ電圧が入力
信号に応じた信号として、第３のトランジスタのコレク
タ電圧が基準信号としてそれぞれ導出される。
ルの直流電圧と第４の抵抗の抵抗値で決まる定電流が流
れる。これにより、第３のトランジスタのコレクタに
は、第２のトランジスタのコレクタ電圧の波高値に対し
て第３の抵抗値で決まるレベルのコレクタ電圧が得られ
る。そして、第２のトランジスタのコレクタ電圧が入力
信号に応じた信号として、第３のトランジスタのコレク
タ電圧が基準信号としてそれぞれ導出される。
【００１４】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。
つつ詳細に説明する。
【００１５】図１は、本発明の一実施例を示す回路図で
ある。図１において、入力段にはエミッタ同士が共通接
続された第１，第２のトランジスタ（以下、差動対トラ
ンジスタと称する）Ｑ１１，Ｑ１２が設けられている。
この差動対の一方のトランジスタＱ１１のコレクタはＶ
cc（例えば、５Ｖ電源）ライン（第１の電源ライン）に
直接接続され、他方のトランジスタＱ１２のコレクタは
第１の抵抗Ｒ１１を介してＶccラインに接続されてい
る。また、差動対トランジスタＱ１１，Ｑ１２のエミッ
タ共通接続点は、第２の抵抗Ｒ１２を介して接地ライン
（第２の電源ライン）に接続されている。以上により、
差動回路１１が構成されている。
ある。図１において、入力段にはエミッタ同士が共通接
続された第１，第２のトランジスタ（以下、差動対トラ
ンジスタと称する）Ｑ１１，Ｑ１２が設けられている。
この差動対の一方のトランジスタＱ１１のコレクタはＶ
cc（例えば、５Ｖ電源）ライン（第１の電源ライン）に
直接接続され、他方のトランジスタＱ１２のコレクタは
第１の抵抗Ｒ１１を介してＶccラインに接続されてい
る。また、差動対トランジスタＱ１１，Ｑ１２のエミッ
タ共通接続点は、第２の抵抗Ｒ１２を介して接地ライン
（第２の電源ライン）に接続されている。以上により、
差動回路１１が構成されている。
【００１６】入力端子１２と差動対の一方のトランジス
タＱ１１のベースとの間には、ダイオード接続のトラン
ジスタＱ１３が逆方向に接続されている。また、トラン
ジスタＱ１１のベースは、抵抗Ｒ１３及びダイオード接
続のトランジスタＱ１４を介してＶccラインに接続され
ている。差動対の他方のトランジスタＱ１２のベースに
は、第３のトランジスタＱ１５のベースが接続されてい
る。このベース共通接続点には、直流電圧Ｖ１が印加さ
れている。この直流電圧Ｖ１は、例えば１．５〔Ｖ〕＋
Ｖf に設定されている。
タＱ１１のベースとの間には、ダイオード接続のトラン
ジスタＱ１３が逆方向に接続されている。また、トラン
ジスタＱ１１のベースは、抵抗Ｒ１３及びダイオード接
続のトランジスタＱ１４を介してＶccラインに接続され
ている。差動対の他方のトランジスタＱ１２のベースに
は、第３のトランジスタＱ１５のベースが接続されてい
る。このベース共通接続点には、直流電圧Ｖ１が印加さ
れている。この直流電圧Ｖ１は、例えば１．５〔Ｖ〕＋
Ｖf に設定されている。
【００１７】トランジスタＱ１５のコレクタとＶccライ
ンとの間には、抵抗Ｒ１１とほぼ同じ抵抗値を有する２
つの抵抗Ｒ１４，Ｒ１５（Ｒ１１＝Ｒ１４＝Ｒ１５）
が、第３の抵抗として互いに並列に接続されている。こ
れにより、第３の抵抗の抵抗値（抵抗Ｒ１４，Ｒ１５の
合成抵抗値）は抵抗Ｒ１１の抵抗値の略１／２となる。
また、トランジスタＱ１５のエミッタと接地ラインとの
間には、抵抗Ｒ１２とほぼ同じ抵抗値を有する第４の抵
抗Ｒ１６が接続されている。差動対の他方のトランジス
タＱ１２及びトランジスタＱ１５の各コレクタ出力は、
エミッタフォロワ回路を構成するトランジスタＱ１６，
Ｑ１７の各ベース入力となる。
ンとの間には、抵抗Ｒ１１とほぼ同じ抵抗値を有する２
つの抵抗Ｒ１４，Ｒ１５（Ｒ１１＝Ｒ１４＝Ｒ１５）
が、第３の抵抗として互いに並列に接続されている。こ
れにより、第３の抵抗の抵抗値（抵抗Ｒ１４，Ｒ１５の
合成抵抗値）は抵抗Ｒ１１の抵抗値の略１／２となる。
また、トランジスタＱ１５のエミッタと接地ラインとの
間には、抵抗Ｒ１２とほぼ同じ抵抗値を有する第４の抵
抗Ｒ１６が接続されている。差動対の他方のトランジス
タＱ１２及びトランジスタＱ１５の各コレクタ出力は、
エミッタフォロワ回路を構成するトランジスタＱ１６，
Ｑ１７の各ベース入力となる。
【００１８】トランジスタＱ１６，Ｑ１７の各コレクタ
はＶccラインに接続され、各エミッタは定電流源トラン
ジスタＱ１８，Ｑ１９及び抵抗Ｒ１７，Ｒ１８を介して
接地されている。また、トランジスタＱ１６，Ｑ１７の
各エミッタ出力は、エミッタ同士が共通に接続された差
動対トランジスタＱ２０，Ｑ２１の各ベース入力とな
る。差動対トランジスタＱ２０，Ｑ２１の各コレクタ
は、抵抗Ｒ１９，Ｒ２０を介してＶccラインに接続さ
れ、そのエミッタ共通接続点は定電流源トランジスタＱ
２２及び抵抗Ｒ２１を介して接地されている。
はＶccラインに接続され、各エミッタは定電流源トラン
ジスタＱ１８，Ｑ１９及び抵抗Ｒ１７，Ｒ１８を介して
接地されている。また、トランジスタＱ１６，Ｑ１７の
各エミッタ出力は、エミッタ同士が共通に接続された差
動対トランジスタＱ２０，Ｑ２１の各ベース入力とな
る。差動対トランジスタＱ２０，Ｑ２１の各コレクタ
は、抵抗Ｒ１９，Ｒ２０を介してＶccラインに接続さ
れ、そのエミッタ共通接続点は定電流源トランジスタＱ
２２及び抵抗Ｒ２１を介して接地されている。
【００１９】差動対トランジスタＱ２０，Ｑ２１の各コ
レクタ出力は、エミッタフォロワ回路を構成するトラン
ジスタＱ２３，Ｑ２４の各ベース入力となる。トランジ
スタＱ２３，Ｑ２４の各コレクタはＶccラインに接続さ
れ、各エミッタは定電流源トランジスタＱ２５，Ｑ２６
及び抵抗Ｒ２２，Ｒ２３を介して接地ラインに接続され
るとともに、出力端子１３，１４に接続されている。ト
ランジスタＱ１８，Ｑ１９，Ｑ２２，Ｑ２５，Ｑ２６の
各ベースには直流電圧Ｖ２が印加されている。この直流
電圧Ｖ２は例えば０．２〔Ｖ〕＋Ｖf に設定されてい
る。以上により、バッファ回路１５が構成されている。
レクタ出力は、エミッタフォロワ回路を構成するトラン
ジスタＱ２３，Ｑ２４の各ベース入力となる。トランジ
スタＱ２３，Ｑ２４の各コレクタはＶccラインに接続さ
れ、各エミッタは定電流源トランジスタＱ２５，Ｑ２６
及び抵抗Ｒ２２，Ｒ２３を介して接地ラインに接続され
るとともに、出力端子１３，１４に接続されている。ト
ランジスタＱ１８，Ｑ１９，Ｑ２２，Ｑ２５，Ｑ２６の
各ベースには直流電圧Ｖ２が印加されている。この直流
電圧Ｖ２は例えば０．２〔Ｖ〕＋Ｖf に設定されてい
る。以上により、バッファ回路１５が構成されている。
【００２０】次に、上記構成の本実施例に係るＴＴＬ入
力回路の回路動作について、図２の波形図を参照しつつ
説明する。先ず、入力段の差動回路１１において、差動
対の他方のトランジスタＱ１２のベースには直流電圧Ｖ
１（＝１．５〔Ｖ〕＋Ｖf ）が印加されており、スレッ
ショールド電圧１．５〔Ｖ〕＋Ｖf の入力端子１２に矩
形波状の入力信号TTLIN が印加され、その信号レベルが
スレッショールド電圧以上のとき、即ち“Ｈ”レベルで
あるとき、差動対の一方のトランジスタＱ１１のベース
電位がＶcc−Ｖf となり、当該トランジスタＱ１１がオ
ン状態となる。このとき、トランジスタＱ１１のエミッ
タ電位はＶcc−２Ｖf となり、そのエミッタ側には抵抗
Ｒ１２が接続されているのみであるため、トランジスタ
Ｑ１１のコレクタ電流ＩQ11cとしては、（Ｖcc−２Ｖf
）／Ｒ１２の大電流が流れることになる。
力回路の回路動作について、図２の波形図を参照しつつ
説明する。先ず、入力段の差動回路１１において、差動
対の他方のトランジスタＱ１２のベースには直流電圧Ｖ
１（＝１．５〔Ｖ〕＋Ｖf ）が印加されており、スレッ
ショールド電圧１．５〔Ｖ〕＋Ｖf の入力端子１２に矩
形波状の入力信号TTLIN が印加され、その信号レベルが
スレッショールド電圧以上のとき、即ち“Ｈ”レベルで
あるとき、差動対の一方のトランジスタＱ１１のベース
電位がＶcc−Ｖf となり、当該トランジスタＱ１１がオ
ン状態となる。このとき、トランジスタＱ１１のエミッ
タ電位はＶcc−２Ｖf となり、そのエミッタ側には抵抗
Ｒ１２が接続されているのみであるため、トランジスタ
Ｑ１１のコレクタ電流ＩQ11cとしては、（Ｖcc−２Ｖf
）／Ｒ１２の大電流が流れることになる。
【００２１】なお、トランジスタＱ１４は、入力信号TT
LIN が“Ｈ”レベルのとき、トランジスタＱ１１のベー
ス電位をＶccよりもＶf だけ下げることで、抵抗Ｒ１２
に流れる電流を抑えるために設けられたものである。ま
た、差動対の一方のトランジスタＱ１１のコレクタをＶ
ccラインに直接接続しているのは、大電流が流れたとき
に、当該トランジスタＱ１１が飽和状態となるのを阻止
するためである。トランジスタＱ１１が飽和すると、動
作速度が遅くなってしまうからである。
LIN が“Ｈ”レベルのとき、トランジスタＱ１１のベー
ス電位をＶccよりもＶf だけ下げることで、抵抗Ｒ１２
に流れる電流を抑えるために設けられたものである。ま
た、差動対の一方のトランジスタＱ１１のコレクタをＶ
ccラインに直接接続しているのは、大電流が流れたとき
に、当該トランジスタＱ１１が飽和状態となるのを阻止
するためである。トランジスタＱ１１が飽和すると、動
作速度が遅くなってしまうからである。
【００２２】一方、入力信号TTLIN の信号レベルがスレ
ッショールド電圧よりも低いとき、即ち“Ｌ”レベルの
ときは、差動対の一方のトランジスタＱ１１のベース電
位よりも他方のトランジスタＱ１２のベース電位の方が
高くなるため、他方のトランジスタＱ１２がオン状態と
なる。このとき、トランジスタＱ１２のベースには、直
流電圧Ｖ１（＝１．５〔Ｖ〕＋Ｖf ）が印加されてお
り、そのエミッタ電位が１．５〔Ｖ〕に固定となるの
で、トランジスタＱ１２のコレクタ電流ＩQ12cとして
は、１．５〔Ｖ〕／Ｒ１２で与えられる定電流が流れる
ことになる。
ッショールド電圧よりも低いとき、即ち“Ｌ”レベルの
ときは、差動対の一方のトランジスタＱ１１のベース電
位よりも他方のトランジスタＱ１２のベース電位の方が
高くなるため、他方のトランジスタＱ１２がオン状態と
なる。このとき、トランジスタＱ１２のベースには、直
流電圧Ｖ１（＝１．５〔Ｖ〕＋Ｖf ）が印加されてお
り、そのエミッタ電位が１．５〔Ｖ〕に固定となるの
で、トランジスタＱ１２のコレクタ電流ＩQ12cとして
は、１．５〔Ｖ〕／Ｒ１２で与えられる定電流が流れる
ことになる。
【００２３】ここで、差動対トランジスタＱ１１，Ｑ１
２のエミッタ共通接続点と接地間には、抵抗Ｒ１２が接
続されているのみであり、トランジスタは接続されてい
ないため、寄生容量は少ない。特に、抵抗Ｒ１２として
ポリシリコン抵抗を用いることにより、ポリシリコン抵
抗の場合は絶縁膜上に形成されることから寄生容量が少
ないため、差動対トランジスタＱ１１，Ｑ１２のエミッ
タ共通接続点と接地間における寄生容量を極めて少なく
抑えることができる。
２のエミッタ共通接続点と接地間には、抵抗Ｒ１２が接
続されているのみであり、トランジスタは接続されてい
ないため、寄生容量は少ない。特に、抵抗Ｒ１２として
ポリシリコン抵抗を用いることにより、ポリシリコン抵
抗の場合は絶縁膜上に形成されることから寄生容量が少
ないため、差動対トランジスタＱ１１，Ｑ１２のエミッ
タ共通接続点と接地間における寄生容量を極めて少なく
抑えることができる。
【００２４】その結果、図４において説明したように、
寄生容量に起因して差動対の一方のトランジスタＱ３１
がオンするときにそのコレクタ電流ＩQ31c′として余分
な電流が瞬間的に流れたり、他方のトランジスタＱ３２
がオンするときにそのコレクタ電流ＩQ32c′の立上げが
遅れたりするような現象を回避することができる。すな
わち、本実施例においては、図２から明らかなように、
差動対トランジスタＱ１１，Ｑ１２の各コレクタ電流Ｉ
Q11c，ＩQ12cは、矩形波状の入力信号TTLIN に対し理想
に近い矩形波状の波形となる。そして、トランジスタＱ
１２のコレクタには、入力信号TTLIN が“Ｈ”レベルの
ときにＶccレベル、“Ｌ”レベルのときに｛Ｖcc−１．
５×（Ｒ１１／Ｒ１２）｝レベルの電圧ＶQ12cが発生す
る。
寄生容量に起因して差動対の一方のトランジスタＱ３１
がオンするときにそのコレクタ電流ＩQ31c′として余分
な電流が瞬間的に流れたり、他方のトランジスタＱ３２
がオンするときにそのコレクタ電流ＩQ32c′の立上げが
遅れたりするような現象を回避することができる。すな
わち、本実施例においては、図２から明らかなように、
差動対トランジスタＱ１１，Ｑ１２の各コレクタ電流Ｉ
Q11c，ＩQ12cは、矩形波状の入力信号TTLIN に対し理想
に近い矩形波状の波形となる。そして、トランジスタＱ
１２のコレクタには、入力信号TTLIN が“Ｈ”レベルの
ときにＶccレベル、“Ｌ”レベルのときに｛Ｖcc−１．
５×（Ｒ１１／Ｒ１２）｝レベルの電圧ＶQ12cが発生す
る。
【００２５】また、トランジスタＱ１５のベースにも、
直流電圧Ｖ１が印加されており、そのエミッタ電位が
１．５〔Ｖ〕に固定となるので、当該トランジスタＱ１
５には１．５〔Ｖ〕／Ｒ１６で与えられる電流が定電流
として流れている。ここで、抵抗Ｒ１６は、抵抗Ｒ１２
とほぼ同一の抵抗値（Ｒ１２＝Ｒ１６）に設定されてい
るので、トランジスタＱ１５にはトランジスタＱ１２と
ほぼ同じ電流が流れることになる。一方、トランジスタ
Ｑ１５のコレクタ側の抵抗Ｒ１４，Ｒ１５は、トランジ
スタＱ１２のコレクタ側の抵抗Ｒ１１とほぼ同じ抵抗値
（Ｒ１２＝Ｒ１４＝Ｒ１５）に設定されており、その合
成抵抗値は抵抗Ｒ１１とほぼ１／２であることから、ト
ランジスタＱ１５のコレクタには、｛Ｖcc−１．５×
（Ｒ１１／Ｒ１２）／２｝レベルの電圧ＶQ15cが発生す
る。
直流電圧Ｖ１が印加されており、そのエミッタ電位が
１．５〔Ｖ〕に固定となるので、当該トランジスタＱ１
５には１．５〔Ｖ〕／Ｒ１６で与えられる電流が定電流
として流れている。ここで、抵抗Ｒ１６は、抵抗Ｒ１２
とほぼ同一の抵抗値（Ｒ１２＝Ｒ１６）に設定されてい
るので、トランジスタＱ１５にはトランジスタＱ１２と
ほぼ同じ電流が流れることになる。一方、トランジスタ
Ｑ１５のコレクタ側の抵抗Ｒ１４，Ｒ１５は、トランジ
スタＱ１２のコレクタ側の抵抗Ｒ１１とほぼ同じ抵抗値
（Ｒ１２＝Ｒ１４＝Ｒ１５）に設定されており、その合
成抵抗値は抵抗Ｒ１１とほぼ１／２であることから、ト
ランジスタＱ１５のコレクタには、｛Ｖcc−１．５×
（Ｒ１１／Ｒ１２）／２｝レベルの電圧ＶQ15cが発生す
る。
【００２６】すなわち、このトランジスタＱ１５のコレ
クタ電圧ＶQ15cは、トランジスタＱ１２のコレクタ電圧
ＶQ12cの波高値の１／２となる。このトランジスタＱ１
５のコレクタ電圧ＶQ15cは基準信号として導出される。
そして、入力信号TTLIN に応じたトランジスタＱ１２の
コレクタ電圧ＶQ12cとトランジスタＱ１５のコレクタ電
圧ＶQ15cとはバッファ１５に供給される。すなわち、エ
ミッタフォロワ回路を構成するトランジスタＱ１６，Ｑ
１７を経て差動対トランジスタＱ２０，Ｑ２１の各ベー
ス入力となる。
クタ電圧ＶQ15cは、トランジスタＱ１２のコレクタ電圧
ＶQ12cの波高値の１／２となる。このトランジスタＱ１
５のコレクタ電圧ＶQ15cは基準信号として導出される。
そして、入力信号TTLIN に応じたトランジスタＱ１２の
コレクタ電圧ＶQ12cとトランジスタＱ１５のコレクタ電
圧ＶQ15cとはバッファ１５に供給される。すなわち、エ
ミッタフォロワ回路を構成するトランジスタＱ１６，Ｑ
１７を経て差動対トランジスタＱ２０，Ｑ２１の各ベー
ス入力となる。
【００２７】差動対トランジスタＱ２０，Ｑ２１におい
ては、入力信号TTLIN に対応した矩形波状のトランジス
タＱ１２のコレクタ電圧ＶQ12cを入力信号とし、トラン
ジスタＱ１５のコレクタ電圧ＶQ15cを基準信号として差
動動作が行われる。これにより、出力端子１３，１４か
らは差動対トランジスタＱ２０，Ｑ２１の差動出力とし
て、エミッタフォロワのトランジスタＱ２３，Ｑ２４を
介してバランスの良いコンプリメンタリな信号が導出さ
れることになる。
ては、入力信号TTLIN に対応した矩形波状のトランジス
タＱ１２のコレクタ電圧ＶQ12cを入力信号とし、トラン
ジスタＱ１５のコレクタ電圧ＶQ15cを基準信号として差
動動作が行われる。これにより、出力端子１３，１４か
らは差動対トランジスタＱ２０，Ｑ２１の差動出力とし
て、エミッタフォロワのトランジスタＱ２３，Ｑ２４を
介してバランスの良いコンプリメンタリな信号が導出さ
れることになる。
【００２８】また、Ｒ１１＝Ｒ１４＝Ｒ１５に設定し、
トランジスタＱ１５のコレクタ電圧ＶQ15cをトランジス
タＱ１２のコレクタ電圧ＶQ12cの波高値のほぼ１／２に
したことにより、差動動作時に、基準信号の正側、負側
にそれぞれ同一のノイズマージンをとることができるの
で、特に入力信号TTLIN の小振幅時においてノイズに対
して強い回路を提供できる。換言すれば、コレクタ電圧
ＶQ15cを必ずしもコレクタ電圧ＶQ12cの波高値のほぼ１
／２にする必要はないが、ノイズマージンを考慮すると
１／２に設定した方が好ましい。
トランジスタＱ１５のコレクタ電圧ＶQ15cをトランジス
タＱ１２のコレクタ電圧ＶQ12cの波高値のほぼ１／２に
したことにより、差動動作時に、基準信号の正側、負側
にそれぞれ同一のノイズマージンをとることができるの
で、特に入力信号TTLIN の小振幅時においてノイズに対
して強い回路を提供できる。換言すれば、コレクタ電圧
ＶQ15cを必ずしもコレクタ電圧ＶQ12cの波高値のほぼ１
／２にする必要はないが、ノイズマージンを考慮すると
１／２に設定した方が好ましい。
【００２９】なお、上記実施例では、差動回路１１にお
いて、差動対トランジスタＱ１１，Ｑ１２のエミッタ共
通接続点と接地間に接続された抵抗Ｒ１２としてポリシ
リコン抵抗を用いるとしたが、ポリシリコン抵抗に限定
されるものではなく、拡散抵抗を用いることも可能であ
る。拡散抵抗の場合は、ポリシリコン抵抗よりも寄生容
量は多くなるが、トランジスタよりも寄生容量が少ない
ので、ポリシリコン抵抗ほどの効果はないものの、定電
流トランジスタを用いていた従来例の場合よりもバラン
スの良いコンプリメンタリな信号を得ることができる。
いて、差動対トランジスタＱ１１，Ｑ１２のエミッタ共
通接続点と接地間に接続された抵抗Ｒ１２としてポリシ
リコン抵抗を用いるとしたが、ポリシリコン抵抗に限定
されるものではなく、拡散抵抗を用いることも可能であ
る。拡散抵抗の場合は、ポリシリコン抵抗よりも寄生容
量は多くなるが、トランジスタよりも寄生容量が少ない
ので、ポリシリコン抵抗ほどの効果はないものの、定電
流トランジスタを用いていた従来例の場合よりもバラン
スの良いコンプリメンタリな信号を得ることができる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
差動対トランジスタの電流源を抵抗のみで実現し、差動
対の一方のトランジスタのコレクタ出力を導出せず、他
方のトランジスタのコレクタ出力のみを導出するシング
ル出力とするとともに、他方のトランジスタのコレクタ
出力の波高値に対して所定レベルの基準信号を導出する
構成としたことにより、差動対トランジスタの電流源に
トランジスタが用いられていないことに伴って寄生容量
の影響を受けないため、バランスの良いコンプリメンタ
リな信号を得ることができることになる。
差動対トランジスタの電流源を抵抗のみで実現し、差動
対の一方のトランジスタのコレクタ出力を導出せず、他
方のトランジスタのコレクタ出力のみを導出するシング
ル出力とするとともに、他方のトランジスタのコレクタ
出力の波高値に対して所定レベルの基準信号を導出する
構成としたことにより、差動対トランジスタの電流源に
トランジスタが用いられていないことに伴って寄生容量
の影響を受けないため、バランスの良いコンプリメンタ
リな信号を得ることができることになる。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明に係る回路動作を説明するための波形図
である。
である。
【図３】従来例を示す回路図である。
【図４】従来例の回路動作を説明するための波形図であ
る。
る。
１１，３１ 差動回路
１２，３２ 入力端子
１３，１４，３３，３４ 出力端子
１５，３５ バッファ回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/088
Claims (3)
- 【請求項１】 コレクタが第１の電源ラインに直接接続
されかつベースに入力信号が印加される第１のトランジ
スタと、 前記第１のトランジスタとエミッタ同士が共通に接続さ
れかつベースに所定レベルの直流電圧が印加された第２
のトランジスタと、 前記第２のトランジスタのコレクタと前記第１の電源ラ
インとの間に接続された第１の抵抗と、 前記第１，第２のトランジスタのエミッタ共通接続点と
第２の電源ラインとの間に接続された第２の抵抗と、 前記第２のトランジスタとベース同士が共通に接続され
た第３のトランジスタと、 前記第３のトランジスタのコレクタと前記第１の電源ラ
インとの間に接続された第３の抵抗と、 前記第３のトランジスタのエミッタと前記第２の電源ラ
インとの間に接続された第４の抵抗とを備え、 前記第２のトランジスタのコレクタから前記入力信号に
応じた出力信号を、前記第３のトランジスタのコレクタ
から所定レベルの基準信号をそれぞれ導出することを特
徴とするＴＴＬ入力回路。 - 【請求項２】 前記第２の抵抗は、ポリシリコン抵抗で
あることを特徴とする請求項１記載のＴＴＬ入力回路。 - 【請求項３】 前記第２，第４の抵抗の各抵抗値が略同
一であり、前記第３の抵抗の抵抗値が前記第１の抵抗の
抵抗値の略１／２に設定されていることを特徴とする請
求項１記載のＴＴＬ入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21428294A JP3460327B2 (ja) | 1994-08-15 | 1994-08-15 | Ｔｔｌ入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21428294A JP3460327B2 (ja) | 1994-08-15 | 1994-08-15 | Ｔｔｌ入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0865145A JPH0865145A (ja) | 1996-03-08 |
| JP3460327B2 true JP3460327B2 (ja) | 2003-10-27 |
Family
ID=16653159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21428294A Expired - Fee Related JP3460327B2 (ja) | 1994-08-15 | 1994-08-15 | Ｔｔｌ入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3460327B2 (ja) |
-
1994
- 1994-08-15 JP JP21428294A patent/JP3460327B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0865145A (ja) | 1996-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5608344A (en) | Comparator circuit with hysteresis | |
| US5767727A (en) | Trippler and quadrupler operable at a low power source voltage of three volts or less | |
| US5900760A (en) | Low voltage ECL latch and flip-flop | |
| JPH0666678B2 (ja) | Ｅｃｌ回路 | |
| US4912344A (en) | TTL output stage having auxiliary drive to pull-down transistor | |
| JP3460327B2 (ja) | Ｔｔｌ入力回路 | |
| JP2004362335A (ja) | 基準電圧発生回路 | |
| US4714877A (en) | Three-voltage level detector for indicating a high level, mid-level or low level voltage | |
| US5841306A (en) | Pulse generator for generating output pulse of a predetermined width | |
| US5079443A (en) | Voltage comparator circuit having hysteresis characteristics of narrow range of voltage | |
| JP2987971B2 (ja) | レベル変換回路 | |
| JPH03283811A (ja) | レベル変換回路 | |
| JPH06232663A (ja) | 可変利得増幅器 | |
| JP2675742B2 (ja) | ピーク検出機能付きクランプ回路 | |
| JP2829361B2 (ja) | いくつかの入力電圧の中の極値電圧を供給するための回路 | |
| US5128561A (en) | Bipolar receiver with ECL to CMOS logic level conversion | |
| JP2000165213A (ja) | コンパレータ回路 | |
| KR930009874B1 (ko) | 복합영상신호 발생회로 | |
| US3300654A (en) | Schmitt trigger with active collector to base coupling | |
| JP3397526B2 (ja) | ９０度移相回路 | |
| JPS60502182A (ja) | 電流切換装置 | |
| JPH0746059A (ja) | 演算増幅器およびこれを用いたアクティブフィルタ | |
| KR930006082Y1 (ko) | 3진 논리 변환회로 | |
| JPS59500078A (ja) | デ−タラツチ用リセツト回路 | |
| JP3226105B2 (ja) | 演算整流回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |