KR950001300B1 - 반도체장치의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 43
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 7
- 238000001039 wet etching Methods 0.000 claims abstract description 6
- 230000001590 oxidative effect Effects 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000009279 wet oxidation reaction Methods 0.000 claims description 2
- 230000003746 surface roughness Effects 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 238000006243 chemical reaction Methods 0.000 description 8
- 239000002245 particle Substances 0.000 description 5
- -1 oxygen ions Chemical class 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000001878 scanning electron micrograph Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000011856 silicon-based particle Substances 0.000 description 1
- 239000004094 surface-active agent Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Weting (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
Abstract
내용없음.
Description
제1도는 종래의 기술에 대한 공정 순서도.
제2a~c도는 상기 제1도의 순서도에 따라 실시했을 때의 웨이퍼의 단면도.
제3도는 본 발명에 의한 공정 순서도.
제4a~d도는 상기 제3도의 순서도에 따라 공정을 실시했을 때의 웨이퍼의 단면도.
제5a, 5b도는 표면거칠음이 개선됨을 보여주는 SEM 비교 사진.
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 게이트산화막이나 접합에 영향을 주지 않고 리세스(recess)를 형성하는 방법에 관한 것이다.
근년에 이르러 더욱 가속화되고 있는 반도체 메모리장치의 집적도는 제한된 침면적상에 많은 정보를 저장하기 위한 이른바 입체축전구조에 힘입었다고 할 수 있다. 특히 64M급의 DRAM에서는 커패시터의 스토리지 노드(Storage Node)의 면적을 넓히기 위해 커패시터를 원통형으로 세우는 방법이 강구되고 있는데, 이로 인하여 수직적으로 높아져서 커패시터가 형성될 셀영열(Cell Array Region)과 주변 영역(Peripheral Region)간의 단차가 심하게 형성되어 이후 진행되는 패턴형성이 균일하게 이루어지지 않아서 소자의 신뢰성에 많은 문제가 생기게 된다. 이를 극복하기 위해 셀영역의 실리콘 기판을 일정두께만큼 식각하여 트랜치(Trench)를 형성함으로써, 트랜치의 깊이만큼 셀영역과 주변영역과의 단차를 줄이는 방법이 제시되고 있다. 실리콘 기판의 에칭은 습식식각 및 건식식각 모두 사용가능한테, 소자분리를 위한 트랜치와 같은 특별히 미세한 트랜치를 형성하기 위한 것이 아니라면, 여러가지 이점때문에 폴리에천트(polyetchant) 등의 식각액을 이용한 습식식각법이 사용된다.
식각액을 이용한 종래의 리세스형성 방법은 다음과 같다.
제1도는 종래의 리세스형성 방법에 대한 개략적인 공정 순서도이고, 제2a도 내지 제2c도는 상기 제1도의 공정순서도에 따라 공정을 실시했을 때 웨이퍼의 단면을 도시한 단면도들이다.
먼저 제2a도를 참조하면, 제1도전형의 반도체기판(20) 상에 마스크용 포토레지스트(22)를 도포한 후 노광 및 현상공정을 실시하여 소정의 셀영역에 트랜치 형성을 위한 개구부(24)를 형성한다.
제2b도를 참조하면, 상기 개구부로 노출된 반도체 기판을 폴리에천트등의 식각액으로 소정 두께만큼 식각해 낸다.
제2c도를 참조하면, 마스크로 사용된 상기 포토레지스트를 제거함으로써 셀 리세스를 완성한다.
상술한 종래의 방법에 따라 반도체를 기판을 식각하여 리세스를 형성하면, 제2b도 및 제2c도와 같이 식각된 반도체 기판의 표면이 매끄럽지 못하고 꼬불꼬불한 무늬(참조부호 A)가 생겼음을 알 수 있는데, 그 원인을 살펴보면 다음의 이유를 꼽을 수 있다.
첫째, 습식식각으로 기판을 식각할 때 식각액의 화학입자(chemical)와 기판표면의 실리콘과의 화학적 반응에 의해 식각이 진행되는데, 각각의 화학입자와 실리콘과의 반응이 균일하게 일어나지는 않는다. 따라서, 반응이 빨리 일어나는 부분과 그렇지 않은 부분과의 식각되는 정도가 다르게 된다.
둘째, 아무리 깨끗하게 세정을 하여도 기판에는 약간의 오염입자가 존재하기 마련이다. 그러므로, 오염입자가 묻어있는 부분은 오염입자에 의해 식각이 느리게 될 것이다.
세째, 아무리 웨이퍼를 잘 다루어도 실리콘 기판에는 얇은 산화막(Native Oxide)이 존재한다. 이 산화막은 소정의 목적에 의해 인위적으로 형성된 것이 아니라, 공기중의 산소입자와 기판표면의 실리콘 입자가 반응하여 저절로 형성된 것이기 때문에 막질이 균일하지 못하다. 따라서, 구조가 치밀한 부분은 다른 부분에 비해 식각이 느리게 진행될 것이다.
상기와 같은 원인들로 인해 생기는 트랜치표면의 꼬불꼬불한 무늬는 그 크기가 500Å~1000Å정도이기 때문에 그 위에 형성될 300Å~500Å정도의 얇은 게이트산화막의 불량을 유발하여 소자의 신뢰성에 악영향을 준다.
따라서, 본 발명의 목적은 양질의 표면거칠음(Surface Roughness)을 갖는 셀리세스를 형성하는 반도체 장치의 제조방법을 제공함에 있다.
본 발명의 상기 목적을 달성하기 위해, 본 발명은 반도체장치의 제조방법중 셀 리세스를 형성함에 있어서, 제1도전형의 반도체 기판상에 마스크용 막을 도포하고 소정부위에 개구부를 형성하는 제1공정과, 상기 개구부로 노출된 반도체 기판을 식각용액으로 식각하여 제거하는 제2공정과, 상기 마스크용 막을 제거한 후 반도체기판 전체를 산화시켜 소정두께의 산화막을 형성하는 제3공정과, 상기 산화막을 식각하여 제거하는 제4공정으로 연속해서 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하고자 한다.
본 발명에 의한 셀-리세스 형성의 공정 순서도가 제3도에 도시되어 있다. 제3도에 따르면, 종래 기술에 대한 공정 순서도에 비해 기판 산화공정과 산화막제거 공정이 추가되어 있음을 알 수 있다.
제4a도 내지 제4d도는 상기 본 발명의 공정 순서도에 따라 공정을 실시했을 때의 웨이퍼의 단면도들이다.
먼저 제4a도를 보면, 제1도전형의 반도체 기판(40) 상에 마스크용 막으로, 예를 들어 포토레지스트(42)를 도포한 다음 노광 및 현상공정을 진행하여 셀영역 및 얼라인 키(Align Key)가 형성될 영역에 개구부(44)를 형성한다. 이때 상기 마스크용 막으로는 기판식각공정에 대해 반도체 기판과 식각율이 다르며, 소정 공정에 의해 제거되는 소정물질층, 예를 들어 질화막 또는 산화막도 가능하다.
제4b도를 참조하면, 실리콘 기판을 식각할 수 있는 용액, 예컨대 100% 또는 희석된 폴리에천트(polyetchant)를 식각액으로 하여 상기 개구부로 노출된 부분의 실리콘 기판을 5000Å(0.5㎛)정도 식각한다. 이때 식각반응식은 다음과 같다.
[반응식 1]
Si+NO3+6HF-＞H2SiF6+NO+2H2Oㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍ(1)
상기 반응식에 의해 식각된 실리콘 기판의 표면은 이미 언급한 습식식각의 특성상 제4b도처럼 표면의 거칠음(roughness)이 매우 좋지 않다(참조부호 B).
제4c도를 참조하면 마스크로 사용된 상기 포토레지스트막을 제거한 후, 상기 실리콘 기판 전체를 열산화시켜 3000Å~8000Å정도 두께의 열산화막(50)을 형성한다. 이때 산화반응식은 다음과 같다.
[반응식 2]
2H2O+Si-＞SiO2+2H2ㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍㆍ(2)
실리콘 기판에 수증기(H2O)를 공급하면, 상기 수증기를 구성하는 산소이온과 상기 실리콘 기판을 구성하는 실리콘 이온이 결합하여 이산화실리콘(SiO2)을 만든다. 이때 상기 반응은 실리콘 기판 표면의 실리콘 원자에서부터 일어나게 되며, 따라서, 상기 리세스표면의 울퉁불퉁한 부분에 존재하는 실리콘 원자가 상기 반응에 먼저 참가하게 된다. 상기 산화막은 이와 같은 원리에 의해 형성되므로 산소이온과 결합에 소모되는 기판의 실리콘 이온들에 의해, 원래의 반도체 기판의 표면으로부터 침식당한 형태로 형성된다. 통상 상기 침식되는 정도는 기판의 하면으로 산화막 두께의 45%에 해당한다. 따라서, 상기 산화반응이 진행되는 동안 리세스표면의 실리콘이 소모되어 열산화막을 형성하므로, 산화반응후 산화막과 기판의 계면(참조부호 C)은 매끄럽게 형성된다. 여기서 산화공정은 상기 반응식의 습식산화외에도 건식산화 또는 웰 드라이브 인(Well Drive In)공정에서도 가능함은 물론이다.
제4d도를 참조하면, SBOE(Surfactant Buffered Oxide Etchant)와 같은 식각액을 사용하여 상기 산화막(50)을 제거한다. 그러면, 제4d도와 같이 개선된 거칠음을 갖는 셀 리세스를 형성하게 된다. 이때 상기 산화막(50) 제거시에는 산화막과 실리콘 기판과의 식각선택비가 양호하므로 상기 실리콘 기판은 거의 손상받지 않는다.
제5a도 및 제5b도는 표면거칠음이 개선됨을 보여주는 SEM 비교사진이다.
제5a도는 종래의 방법에 따라 반도체 기판을 식각하여 리세스를 형서한 경우에 있어서 리세스의 표면을 촬영한 SEM 사진이며, 제5b도는 본 발명에 따라 반도체 기판을 식각하여 리세스를 형성한 후 산화막 형성 및 산화막 제거의 공정을 거친 경우에 있어서 리세스표면을 촬영한 SEM 사진이다. 상기 두 SEM사진을 비교해보면, 제5b도에의 표면이 제5a도에 나타낸 표면보다 훨씬 매끄러운 질감을 갖는 것을 알 수 있다.
상술한 바와 같이 본 발명에 의한 반도체 장치의 제조방법에 따르면, 셀영역과 주변영역의 단차를 줄이기 위해 실시하는 셀 리세스공정에 있어서, 식각된 실리콘 기판의 열적으로 산화시킨 후 산화막을 제거함으로써 종래의 기술에서 나타났던 심각한 표면거칠음(Surface roughness)을 개선시킬 수 있다. 따라서, 종래의 기술에 비해 케이트산화막이나 접합에 문제가 없는 리세스 공정을 적용할 수 있다. 뿐만 아니라, 초기공정에서 리세스 공정이 진행되면서 얼라인 키(Align Key)가 형성되므로 후속공정을 단순하고 용이하게 가져갈 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
Claims (11)
- 반도체 기판의 셀 및 얼라인 키가 형성될 부위에 리세스영역을 형성함에 있어서, 상기 식각된 반도체 기판을 산화시켜 산화막을 3000~8000Å 두께로 형성한 후, 상기 산화막을 습식식각 방법으로 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 식각된 반도체 기판은 반도체 기판 전면에 소정의 물질층을 형성하고, 상기 소정의 물질층을 부분적으로 제거하여 리세스영역의 반도체 기판을 노출시킨 후, 상기 반도체 기판을 식각 대상물로 한 식각공정에 의해 형성되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 소정의 물질층은 빛에 의해 반응하는 감광물질인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제3항에 있어서, 상기 감광물질은 포토레지스트인 것을 특징으로 하는 반도체장치의 제조방법.
- 제2항에 있어서, 상기 소정의 물질층은 반도체 기판을 식각하는 식각공정에 대해 기판과 식각율이 다른 물질인 것을 특징으로 하는 반도체장치의 제조방법.
- 제5항에 있어서, 상기 물질은 질화막 또는 산화막인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 식각용액이 100% 또는 희석된 폴리에천트인 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 실리콘 기판을 5000Å정도 식각하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 산화공정은 건식 및 습식산화법 중 어느 하나 또는 그 혼합된 산화법을 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서, 상기 산화공정은 독립적으로 수행되거나 다른 공정과 병행하여 진행할 수 있음을 특징으로 하는 반도체장치의 제조방법.
- 제10항에 있어서, 상기 다른 공정은 웰 드라이브 인(well drive in) 공정인 것을 특징으로 하는 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920000103A KR950001300B1 (ko) | 1992-01-07 | 1992-01-07 | 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920000103A KR950001300B1 (ko) | 1992-01-07 | 1992-01-07 | 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930017148A KR930017148A (ko) | 1993-08-30 |
| KR950001300B1 true KR950001300B1 (ko) | 1995-02-15 |
Family
ID=19327615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920000103A KR950001300B1 (ko) | 1992-01-07 | 1992-01-07 | 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950001300B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180073117A (ko) * | 2016-12-22 | 2018-07-02 | 주식회사 포스코 | 이송되는 원료 입도 측정 장치 |
-
1992
- 1992-01-07 KR KR1019920000103A patent/KR950001300B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180073117A (ko) * | 2016-12-22 | 2018-07-02 | 주식회사 포스코 | 이송되는 원료 입도 측정 장치 |
| KR101879087B1 (ko) * | 2016-12-22 | 2018-07-16 | 주식회사 포스코 | 이송되는 원료 입도 측정 장치 |
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| Publication number | Publication date |
|---|---|
| KR930017148A (ko) | 1993-08-30 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
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| GRNT | Written decision to grant | ||
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