KR950000096B1 - 반도체 장치의 접촉부 형성방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 게이트와 드레인위에 제 1 유전층이 형성되어 있는 트랜지스터의 단면도.
제 2 도는 제 1 도에 도시된 반도체보디 위에서 제 2 유전층이 형성되어 있는 반도체보디의 단면도.
제 3 도는 제 2 도에 도시된 반도체보디에서 리플로우 공정이 실행된 다음의 반도체보디의 단면도.
제 4 도는 제 3 도에 도시된 반도체보디에서 포토레지스트층이 형성된 다음 개구부가 설정된 반도체보디의 단면도.
제 5 도는 제 4 도에 도시된 반도체보디에서 제 2 유전층이 에칭되어 형성된 반도체보디의 단면도.
제 6 도는 제 5 도에 도시된 반도체보디에서 제 1 유전층이 에칭되어 형성된 반도체보디의 단면도.
제 7 도는 제 6 도에 도시된 반도체보디에서 포토레지스트층의 나머지 부분을 제거하고 제 2 리플로우 공정을 실행한 다음의 반도체보디의 단면도.
제 8 도는 필드산화영역 가까이 접촉부를 형성시키는 공정을 나타낸 도면.
제 9 도는 제 8 도에 도시된 반도체보디에서 접촉개구부를 형성시켜 놓은 다음의 반도체보디의 단면도.
제 10 도는 종래의 방법에 따라 접촉개구부를 형성시키는 방법을 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘기판 11 : 드레인확산영역
12 : 열산화층 13 : 제 1 유전층
14 : 폴리실리콘게이트 15 : 제 2 유전층
16 : 포토레지스트층 17,19 : 접촉개구부
20,21 : 경계영역 22 : 전계산화영역
23 : 실리콘기판 25 : 열성장산화층
26 : 유리질층 29 : 영역
[산업상의 이용분야]
본 발명은 반도체장치용 접촉부와 이 접촉부를 만드는데 필요한 접촉개구부(contact opening)를 형성시키는 반도체장치의 접촉부 형성방법에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로 반도체장치를 제조하는 과정에서는 그 반도체장치에 접촉시킬 도전성패드 형성시켜야만 하는데, 반도체장치중 특히 트랜지스터에서는 그 게이트와 소오스 및 드레인에 모두 접촉부가 필요하게 된다. 그런데, 일반적인 트랜지스터들은 그 주변을 에워싸도록 된 소오스/드레인영역보다 게이트영역을 보다 높게 형성시킨 3차원 구조를 하고 있는 바, 이때 소오스와 드레인 및 게이트영역의 커플링 캐패시턴스를 감소시키고, 금속전극의 단락을 방지하기 위해 그 반도체장치 전체를 절연성 유전층으로 피막시킨다. 그후 소오소나 게이트 및 드레인을 덮고 있는 이러한 절연층속에 개구부를 형성시키고, 그 속에 전극을 위한 금속층을 형성시키게 된다.
또 종래의 반도체 제조공정에 있어서는 전계효과 트랜지스터의 게이트영역과 소오스영역 및 드레인영역을 다시 산화시켜 인이 도우핑된 유리질층을 적층시키고 있는데, 이 경우 이러한 인이 도우핑된 유리질층을 열순환시켜 금속 커버리지(coverage)가 양호해지도록 완만한 모서리를 갖게 하는 리플로우 공정을 거친 다음 표준사직식각 기술을 이용하여 접촉부를 패터닝시키고, 이어 인이 도우핑된 유리층을 웨트에칭시킨 후 열적성장 산화막을 이방성으로 드라이에칭시키게 된다. 이러한 종래의 반도체 제조기술에서는 게이트로부터 충분한 거리를 두도록 저촉부들을 배치해 주어야만 등방성 웨트에칭시에 게이트상의 열산화막이 노출되지 않게 되는데, 이때 만일 웨트에칭에 의해 열산화막이 노출되면 게이트를 금속으로부터 충분히 절연시킬 수가 없게 된다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 높이방향으로 단계적인 기울기를 갖는 접촉개구부를 형성시키기 위한 방법을 제공함과 아울러 실리콘 에칭 선택도에 대해 필요한 산화물을 크게 증가시킴 없이 접촉부를 분리시킬 수 있도록 게이트 부근에 접촉부를 형성시키는 방법을 제공함에 그 목적이 있다.
[발명의 구성 및 작용]
상기 목적을 달성하기 위한 본 발명은, 이중유리질층을 통해 금속커버리지를 개선하도록 점진적 프로파일 갖춘 접촉개구부를 형성하기 위한 공정이 트랜지스터의 게이트와, 소오스 또는 드레인 접촉부 사이에서 절연을 제공하기 위해 이용되고, 보로실리케이트 유리질층이 장치상에 적층되며, 이어 보로포스포로스 실리케이트 유리질층을 적층시킨 다음 이 보로포스포로스 실리케이트유질층의 프로파일을 완만하게 하기 위해 약 920℃에서 리플로우 공정을 실행한후, 포토레지스트층을 사용하여 접촉부영역에 걸쳐 개구부를 형성시킨다. 이어 웨트에칭을 실행하여 보로포스포로스 실리케이트유리질층을 등방형으로 에칭시킴으로써 상기 포토레지스트층의 저부를 잘라내게 된다. 그 다음 보로실리케이트유리질층을 통해 저부의 실리콘으로 개구부를 형성시키기 위해 이방형 플라즈마에칭을 실행하고, 이어 포토레지스트층을 제거한 다음, 접촉개구부가 경사진 프로파일을 갖게 되도록 두번째 리플로우 공정을 실행하게 된다. 그 결과 형성되는 접촉개구부는 양호한 커버리지를 허용함과 더불어 설계시 허용오차를 넓게 해줄 수 있게 된다.
[실시예]
이하, 예시도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
반도체장치에 접촉부를 형성하는 개선된 프로세스를 설명하는 바, 이중유리질층을 통해 금속커버리지를 개선하도록 점진적 프로파일을 갖춘 접촉개구부를 형성하기 위한 공정이 트랜지스터의 게이트와, 소오스 또는 드레인 접촉부 사이에서 절연을 제공하기 위해 이용된다. 단, 다음의 설명에서 본 발명의 보다 완전한 이해를 돕기 위해 에칭속도와 공정온도 등에 대해 특정한 수치를 예로 들어 설명하게 되나, 이는 본 발명의 1실시예에 불과한 것이지, 그 예에만 한정되는 것은 아니다. 다른 예에서는 본 발명과의 혼돈을 피하기 위해 통상의 공정에 대해서는 상세하게 설명하지 않았다.
반도체장치의 제조시 고밀도화를 달성하기 위해서는 접촉부를 도전체의 가장자리 가까이 배치해 주어야하는 바, 예컨대 트랜지스터의 드레인접촉부를 그 트랜지스터의 게이트영역에 매우 가깝게 설치해 주게 되면 고밀도로 제조할 수 있게 되므로, 그를 위해 게이트영역과 드레인영역상측에 절연층을 형성시키고, 접촉부를 설치하기 위해서 금속층이 적층되어 있는 절연층속의 드레인영역위에 개구부를 형성시킨다.
제 10 도는 종래의 방법에 따라 형성된 접촉개구부의 일례를 나타낸 것인바, 여기서는 실리콘기판(23)위에 게이트(24)를 적층시키고, 그 게이트(24)와 실리콘기판(23)위를 열성장산화층(25)으로 덮은 다음, 그 장치의 표면위에 도우핑된 유리질층(26)을 적층시키며, 그 코너를 완만하게 하기 위해 유리질층(26)을 리플로우 시킨다.
이와 같은 상태에서 표준사진식각법을 이용하여 접촉부를 패터닝시킨 다음, 도우핑된 유리질층(26)을 웨트에칭시키는 한편, 열성장산화층(25)은 드라이에칭시킨다. 이때, 노출되어진다는 문제가 발생한다. 즉, 열성장산화층(25)만으로는 접촉부내에 적층되는 금속으로부터 게이트를 충분히 절연시켜 주지 못하게 되어 게이트공간에 대한 접촉부의 최소설치범위에 제한을 받게 된다.
본 발명은 이와 같은 종래의 문제점들을 개선하기 위해 제 1 도 내지 제 7 에 도시한 바와 같이 이중 유리질을 형성시키는 공정을 이용하고 있는 바, 본 발명에서는 우선 제 1 도에 도시된 바와 같이 폴리실리콘게이트(14)와 드레인확산영역(11) 및 실리콘기판(10)을 구비하고 있는 반도체장치에서 드레인전극부와 게이트간을 추가로 절연시키기 위해 게이트와 드레인위에 얇은 열산화층(12)을 성장시킨 다음 그 위에 제 1 유전층(13)을 형성시키는데, 이 제 1 유전층(13)은 수소가 투과될 수 있도록 함으로써 다른 처리공정에 기인한 손상을 줄일 수 있도록 되어 있다. 또한 제 1 유전층(13)은 열산화층(12)의 유전상수에 가까운 낮은 유전상수를 가져야 함과 더불어 높은 리플로우온도를 가져야 하는 데, 이에 대해 본 실시예에서는 제 1 유전층(13)으로서 보로실리케이트 유리질(BSG)을 사용하고 있다. 본 실시예에 적용시킨 상기 BSG는 예컨대 4무게 백분률의 보론으로서, 이는 화학적 기상성장법에 의해 적층되며, 이러한 제 1 BSG층, 즉 제 1 유전층(13)은 대략 4미크론의 두께로 되어 있다.
이어, 제 2 도에 도시된 바와같이 제 1 유전층(13)위에 제 2 유전층(15)을 적층시키게 되는데, 이 제 2 유전층(15)은 제 1 유전층(13)과 유전특성이 유사해야 됨과 더불어 수소에 대해 투과성이 있어야 한다. 그러나, 이러한 제 2 유전층(15)의 리플로우 온도는 제 1 유전층(13)의 리플로우 온도보다 낮게 할 필요성이 있는 바, 이를 위해 본 실시예에서의 제 2 유전층(15)은 화학적 기상성장법에 의해 적층시킨 보로포스포로스실리케이트 유리질층(BPSG)로 되어 있으면서 이 BPSG층은 2무게 백분률의 보론과 7무게 백분률의 인으로 형성된 것이고, 그 BPSG는 약 920℃의 리플로우 온도를 갖는다.
이와 같은 장치를 920℃에서 수증기를 이용하여 약 10분동안 가열하여 제 1 리플로우 공정을 실행함으로써 제 2 유전층(15)의 프로파일이 제 3 도에 도시된 바와 같이 게이트영역과 드레인영역사이에서 점차적으로 경사진 형태로 되어 진다. 이러한 상태에서 제 4 도에 도시된 바와 같이 포토레지스트층(16)을 적층시킨 다음, 표준사진식각법을 이용하여 포토레지스트층(16)속에 접촉개구부(17)를 형성시켜 준다. 이어 제 5 도에 도시된 바와 같이 접촉개구부(17)를 통해 등방성에칭을 실시함으로써 영역(18)으로 도시한 바와 같이 포토레지스트층(16)의 아랫부분이 잘리게 된다.
본 발명에 따른 실시예에서는 6대 1의 BHF를 사용하여 5분 동안 에칭시키는 웨트에칭을 채용하였다. 여기서, BHF는 완충플로오루화 수소산(Buffered Hydrofluoric Acid)으로서, 등방성으로 에칭을 수행하는 웨트에천트로서 기능한다. 본 발명의 실시예에서는 BPSG층(15 ; 제 2 유전층)을 통해 등방성으로 에칭을 하도록 BHF로 이용함으로써 포토레지스트층(16)을 언더커트하게 된다. BPSG층으로 된 제 2 유전층(15)의 에칭속도는 BSG층인 제 1 유전층(13)의 에칭속도보다 빠르게 할 필요가 있음과 더불어 첫번째 에칭공정은 하단의 제 1 유전층(13)에 실질적으로 영향을 주어서는 안된다. 이러한 조건을 만족시켜 주기위해 본 발명에서는 제 1 유전층(13)이 6대 1의 BHF에서 초당 약 6Å의 속도로 에칭되고, 제 2 유전층(15)이 6대 1의 BHF(섭시 23℃)에서 초당 약 30Å의 속도로 에칭된다.
이와같이 제 2 유전층(15)의 에칭속도는 제 1 유전층(13)의 에칭속도보다 5배 정도 빠르게 설정되어 있다.
이어 제 6 도에 도시된 바와같이 제 1 유전층(13)과 열산화층(12)이 드라이(플라즈마)에칭으로 이방성에칭됨으로써 개구부(19)가 포토레지스트의 접촉개구부(17)와 함께 실질적으로 정합되어지는데, 여기서 침식성 설계변수를 활용하기 위해서는 에칭을 이방성으로 행하는 것이 중요하다.
이에 따라 게이트의 모서리근처에 있는 경계영역(21)에서의 제 1 유전층(13)의 두께가 두번째의 이방성에칭공정에 의해 실질적으로 영향을 받지 않으므로 적절한 절연층이 유지된다.
이어 포토레지스트층(16)을 제거해 버리고 두번째 리플로우 공정을 실행하여 금속이 적절히 도달할 수 있도록 프로파일을 가공하게 되는데, 본 발명에서는 이와같은 두번째 리플로우 공정을 약 920℃에서 약 10분 동안 실시해서 제 7 도와 같은 프로파일 구조를 얻었다.
이 경우 제 1 유전층(13)의 리플로우 온도가 제 2 유전층(15)의 리플로우 온도보다 높기 때문에 두번째 리플로우 공정을 통해 경계영역(21)에서 실질적으로 제 1 유전층(13)의 두께가 얇아지지 않게 되지만, 제 2 유전층(15)의 경계영역(20)은 경사를 이루게 된다.
마지막으로, 도시되지 않은 금속층을 상기 접촉개구부(17)속에 적층시키게 되는데, 이때 완만한 2개의 접촉측면 때문에 금속층이 드레인 확산영역(11) 쪽으로 도달하기 쉽게 됨과 더불어 게이트와 금속층간의 절연이 적절하게 지속된다. 이에 따라 양호한 구조의 접촉부가 만들어지게 된다.
본 발명의 다른 실시예에서는 제 1 유전층(13)을 적층시킨 다음 열안정 공정을 실행하도록 되어 있는 바, 즉 제 1 유전층(13)의 밀도를 높혀 주기 위해 약 920℃에서 약 5분동안 반도체 구조물을 가열함으로써 예상습기 흡수문제를 방지해 주도록 하였다. 이와 같은 열안정 공정이 채용되지 않은 경우에는 제 1 유전층과 제 2 유전층이 하나의 연속공정에 적용될 수 있다.
본 발명에 따른 접촉부의 형성방법은 필드 산화영역 다음에 오는 접합부에 접촉개구부를 형성시키는 경우 이점을 얻게 된다. 즉, 제 8 도와 제 9 도에 도시된 바와 같은 경우를 예로 들 수 있는데, 제 8 도에서 제 1 유전층(13)과 제 2 유전층(15)은 필드산화영역(22)을 포함하고 있는 시리콘기판(10)위에 형성되어 있다. 상기 필드산화영역(22)에는 실리콘기판(10)을 따라 산화막이 경사지게 확장된 새부리형(bird's beak)의 영역(29)이 포함되어 있다.
이 위에다 포토레지스트층(16)을 형성시키고, 개구부를 설정해 준다.
상기한 구조에 대해 본 발명에서는 먼저 제 2 유전층(15)을 등방형으로 에칭시켜 제 9 도에 도시된 바와같이 포토레지스트층(16)의 저부를 잘라낸 다음, 하부에 형성되어 있는 제 1 유전층(13)을 이방성으로 플라즈마에칭시킨다.
종래에는 모든 필드산화막을 에칭시킬 때 확산층에 대해 하측의 기판에서 전기적 단란현상이 발생하게 되기 때문에 산화막위에 접촉부를 배치하지 못하도록 되어 있었다.(접촉개구부는 제 9 도에서 오직 점선으로 표시된 부분으로만 확장시킬 수 있었다.). 그러나, 본 발명의 이중유리질층 공정에서 약간의 필드산화막을 제거시킴과 더불어 필드산화막의 두께를 균등하게 개선시킨 결과, 접촉부를 필드산화막위에 형성시킬 수 있게 되었다. 이어 리플로우공정으로 유리질층의 측면을 완만하게 가공하고, 마지막으로 금속층을 개구부속에 형성시켜 확산영역(28)에 접촉시킴으로써 양호한 구조의 접촉부를 얻게된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 절연용으로 이중 유리질층을 사용함으로써 절연능력을 손상받지 않고서 완만한 기울기를 갖는 프로파일이 달성된다.
Claims (17)
- 반도체보디위에 제 1 유전층을 형성시키는 공정과, 상기 제 1 유전층 위에다 상기 제 1 유전층의 제 1 리플로우 온도보다 낮은 제 2 리플로우 온도를 갖는 제 2 유전층을 형성시키는 공정, 상기 반도체보디를 제 2 리플로우 온도를 가열시키는 공정, 상기 제 2 유전층위에 포토레지스트층을 형성시킨 다음 상기 제 2 유전층의 일부가 노출되도록 상기 포토레지스트층속에 개구부를 형성시키는 공정, 상기 제 2 유전층의 노출부를 제거시켜 제 1 유전층의 일부를 노출시키는 공정, 상기 제 1 유전층의 노출부를 제거시켜 반도체보디의 일부를 노출시키는 공정 및, 상기 반도체보디를 제 2 리플로우 온도로 가열하는 공정을 구비하여 이루어져, 2단계의 경사진 측면에 의해 절연된 접촉개구부를 형성시켜 주도록 된 것을 특징으로 하는 반도체장치의 접촉개구부 형성방법.
- 제 1 항에 있어서, 상기 제 1 유전층이 보로실리케이트 유리질층인 것을 특징으로 하는 반도체장치의 접촉개구부 형성방법.
- 제 1 항에 있어서, 상기 제 2 유전층이 보로포스포로스 실레케이트유리질층을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 접촉개구부 형성방법.
- 제 1 항에 있어서, 상기 제 2 리플로우 온도가 약 920℃인 것을 특징으로 하는 반도체장치의 접촉개구부 형성방법.
- 제 1 항에 있어서, 상기 제 2 유전층의 노출부가 등방성에칭에 의해 제거된 것을 특징으로 하는 반도체장치의 접촉개구부 형성방법.
- 제 1 항에 있어서, 상기 제 1 유전층의 노출부가 이방성에칭에 의해 제거된 것을 특징으로 하는 반도체장치의 접촉개구부 형성방법.
- 반도체보디위에 접촉부를 형성시켜 주는 방법에 있어서, 상기 반도체보디위에다 제 1 리플로우 온도와 제 1 에칭속도를 갖는 제 1 유전층을 형성시키는 공정과, 상기 제 1 유전층위에다 상기 제 1 유전층의 제 1 리플로우 온도보다 낮은 제 2 리플로우 온도와 상기 제 1 유전층의 제 1 에칭 속도보다 빠른 제 2 에칭속도를 갖는 제 2 유전층을 형성시키는 공정, 상기 반도체보디를 제 2 리플로우 온도로 가열하는 공정, 상기 제 2 유전층위에 마스크층을 형성시키는 공정, 상기 마스크층위에 개구부를 설정하여 상기 제 2 유전층을 노출시키는 공정, 상기 제 2 유전층의 노출부를 제거시켜 제 1 유전층을 노출시키는 공정, 상기 제 1 유전층의 노출부를 제거시켜 반도체보디를 노출시키는 공정, 상기 반도체보디를 제 2 리플로우 온도로 가열하는 공정 및, 상기 반도체보디의 노출부에 도전층을 형성시키는 공정을 구비하여 이루어져, 접촉부를 형성시켜 주는 것을 특징으로 하는 반도체장치의 접촉부 형성방법.
- 제 7 항에 있어서, 상기 제 1 유전층이 보로실리케이트 유리질층을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 접촉부 형성방법.
- 제 7 항에 있어서, 상기 제 2 유전층이 보로포스포로스 실리케이트유리질층을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 접촉부 형성방법.
- 제 7 항에 있어서, 상기 제 2 리플로우 온도가 약 920℃인 것을 특징으로 하는 반도체장치의 접촉부 형성방법.
- 제 7 항에 있어서, 상기 마스크층이 포토레지스트층인 것을 특징으로 하는 반도체장치의 접촉부 형성방법.
- 제 7 항에 있어서, 상기 제 2 유전층이 웨트에칭에 의해 제거되는 것을 특징으로 하는 반도체장치의 접촉부 형성방법.
- 제 12 항에 있어서, 상기 웨트에칭이 등방성에칭인 것을 특징으로 하는 반도체장치의 접촉부 형성방법.
- 제 7 항에 있어서, 상기 제 1 유전층이 플라즈마에칭에 의해 제거되는 것을 특징으로 하는 반도체장치의 접촉부 형성방법.
- 제 14 항에 있어서, 상기 플라즈마에칭이 이방성에칭인 것을 특징으로 하는 반도체장치의 접촉부 형성방법.
- 제 7 항에 있어서, 상기 제 1, 제 2 유전층이 수소가 투과될 수 있는 것임을 특징으로 하는 반도체장치의 접촉부 형성방법.
- 제 7 항에 있어서, 상기 도전층이 금속으로 이루어진 것을 특징으로 하는 반도체장치의 접촉부 형성방법.
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