KR940007067B1 - Sog를 이용한 층간 절연막 평탄화 방법 - Google Patents
Sog를 이용한 층간 절연막 평탄화 방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래 기술의 층간 절연막 평탄화 공정도이고
제2도는 본 발명의 층간 절연막 평탄화 공정도이며
제3도는 제2도중 CVD 절연막이 점진적으로 형성되는 과정을 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1,11,21 : 메탈 라인 2 : SOG
3,4 : CVD 절연막 16 : 기공
15,25,35 : 하지층 17 : 크랙
18 : 네가티브슬로프
본 발명은 SOG를 이용한 층간 절연막 평탄화 방법에 관한 것으로, 특히 메탈 라인과 스페이스를 포시티브(Positive)하게 하여 평탄화를 증가시키도록 한 층간 절연막 평탄화 방법에 관한 것이다.
제1도는 종래의 절연막 평탄화 방법을 도시한 것이다.
첨부한 도면을 참조하여 종래의 기술을 간략하게 설명하면 다음과 같다.
먼저 제1도의 (A)와 같이 각종 소자가 형성된 반도체기판위에 층간절연막(15)을 형성한후, 알루미늄과 같은 메탈을 데포지션하고 사진식각공정을 실시하여 메탈 라인(1)을 형성한다.
이어서 층간의 절연을 위하여 제1도의 (B)와 같이 CVD 절연막(3)을 형성한다.
이때 메탈 라인과 메탈 라인 사이의 CVD 절연막(3)에 네가티브 슬로프(18, Negative Slope)가 발생한다.
다음 공정으로 제l도의 (C)와 같이 SOG(2, Spin On Glas)를 도포하고 경화(Curring)시켜 절연층을 형성한다.
그런데 CVD 절연막(3)에 형성된 네가티브 슬로프(18)의 영향으로 메탈 라인과 메탈 라인(1) 사이부분의 SOG(2)내에 크랙(17) 및 기공(16)이 발생하게 되고 소자의 신뢰성이 저하되며 평탄도가 저하된다.
이러한 문제점을 보완하기 위하여 종래에는 SOG층 위에 또다른 절연막을 증착하는 방법을 사용하여 왔다. 즉 제1도의 (D)에 도시한 바와 같이 SOG(2) 위에 CVD 절연막(4)을 증착하여 평탄도를 향상시킨다.
그러나, 위에서 설명한 종래 방법의 층간 절연막 평탄화 기술에서는, CVD 절연막을 형성할 때 증착 특성으로 말미암아 메탈 라인과 메탈 라인 사이의 스페이스에 네가티브한 홈(groove)이 발생하여 그 결과로 SOG층 내에 크랙(Crack) 및 기공(Void)을 형성하게 할 가능성이 높아져서 결과적으로는 소자의 신뢰성이 저하한다는 문제점이 발생하였다,
또한 그랙 및 기공을 발생시키는 SOG을 전면에 형성함으로써 평탄도가 낮다는 단점이 있다.
그리고 절연막 구조를 3중(triple)으로 해야 했기 때문에 공정이 복잡해지는 문제점이 발생한다.
본 발명은 이와같은 문제점을 해결하기 위해서 안출된 것으로서, 절연막의 구조를 이중으로 하여 네가티브 슬로프를 방지하고, 크랙 및 기공의 발생을 줄이며, 평탄화가 향상하도록 하며, 절연특성을 증가시킨 SOG를 이용한 층간 절연막 평탄화 방법의 제공에 그 목적이 있다.
본 발명의 SOG를 이용한 층간 절연막 평탄화 방법은 a 회로소자가 형성된 반도체기판위의 절연층 위에 메탈 라인을 형성한 후 SOG을 도포하고 경화시키는 단계와, b 마스크 작업을 통해 상기의 메탈 라인사이의 일부 SOG를 건식 식각하여 제거하여 메탈 라인 주변의 SOG만 남기는 단계와, c 전면에 CVD절연막을 증착하는 단계를 포함한다.
제2도는 본 발명의 층간 절연막 평탄화 공정도를 도시한 것이다.
이하 첨부된 제2도를 참조하여 본 발명의 방법의 바람직한 실시예를 상세히 설명하면 다음과 같다.
먼저 제2도의 (A)와 같이, 하지층(25) 위에 알루미늄 등과 같은 금속으로 메탈 라인(1)을 형성한다.
다음 제2도의 (B)와 같이 그 위에 SOG(2)를 도포하고 경화시킨다.
이어서 제2도의 (C)에 도시한 바와 같이 마스크 작업을 통해 메탈 라인(1) 사이부분의 SOG(2)를 건식 식각하여 제거하므로서 메탈 라인(1) 주변의 SOG(2)만을 남긴다.
이때 SOG(2)가 메탈 라인 주변에만 형성되므로 기공 및 크랙의 발생가능 부위가 현저하게 감소한다.
마지막으로 제2도의 (D)와 같이 반도체기판 전면에 층간절연막으로서 CVD 절연막(3)을 증착한다.
본 발명에서는 네가티브 슬로프가 발생하지 않으므로 CVD 절연막(3)의 증착시에 평탄도가 향상된다.
제3도는 CVD 절연막(3)이 점진적으로 형성되어 평탄화되는 과정을 도시한 것이다.
하지층(35) 위에 메탈 라인(1)과 SOG(2)가 형성되어 있고 그 위에 CVD 절연막(3)을 증착하게 되면 점선으로 나타낸 바와 같이 CVD 절연막(3)이 라인과 라인 사이부터 점차적으로 형성하여 평탄도가 우수한막이 형성된다.
전체 공정을 통해서 기공 및 크랙의 발생이 줄어 들고 네가티브 슬로프가 생기지 않으므로 CVD 절연막(3)의 평탄도 및 절연 특성이 매우 우수하다.
이와같이 층간 절연막을 이중으로만 형성하게 되므로 공정을 단순화 할 수 있는 효과가 있다.
SOG를 메탈 라인 주변에만 남기므로 네가티브 슬로프의 발생을 방지할 수 있으며, 그 결과 크랙과 기공이 현저하게 감소하며, 메탈 라인의 토폴로지(Topology)에 따라 평탄도가 영향을 받지 않는다는 효과가 있다.
메탈 라인과 메탈 라인 중간을 CVD 절연막으로 채움으로서 절연 특성이 개선된다.
Claims (1)
- SOG를 이용한 층간 절연막 평탄화 방법에 있어서, a 회로소자가 형성된 반도체기판위의 절연층 위에 메탈 라인을 형성한 후 SOG을 도포하고 경화시키는 단계와, b 사진 식각공정을 통해 상기의 메탈 라인 사이의 일부 SOG를 건식식각하여 제거하여 메탈 라인 주변의 SOG만 남기는 단계와, c 전면에 CVD절연막을 증착하는 단계를 포함하는 것을 특징으로 하는 SOG를 이용한 층간 절연막 평탄화 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910016077A KR940007067B1 (ko) | 1991-09-16 | 1991-09-16 | Sog를 이용한 층간 절연막 평탄화 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910016077A KR940007067B1 (ko) | 1991-09-16 | 1991-09-16 | Sog를 이용한 층간 절연막 평탄화 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR940007067B1 true KR940007067B1 (ko) | 1994-08-04 |
Family
ID=19319964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910016077A KR940007067B1 (ko) | 1991-09-16 | 1991-09-16 | Sog를 이용한 층간 절연막 평탄화 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940007067B1 (ko) |
-
1991
- 1991-09-16 KR KR1019910016077A patent/KR940007067B1/ko not_active IP Right Cessation
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