KR940006346A - 위상 동기 루프회로 - Google Patents
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
본 발명은 차동·맨체스터코드를 이용하는 네트워크에 있어서, 수신신호로부터 클럭신호를 추출하는 위상동기 루프회로에 관한 것으로, 추종속도가 안정하며, 비트슬립되지 않고 빠르게 동기상태를 회복하는 것이 가능한 위상동기 루프회로를 제공하고자 하는 것이다.
이를 위해 본 발명은, 위상비교기(1), 전하펌프(3) 및 전압제어 발진기(5)를 구비하고 있고, 상기 위상비교기(1)가 수신데이터신호(DATA)의 각 정보비트의 1/4내지 3/4시각까지 개방되는 윈도우신호(Window′)를 생성하는 윈도우신호 생성수단 (13)과, 윈도우신호(Window′)가 개방된 기간에 수신테이터신호(DATA)의 엣지를 검출·추출하는 엣지추출수단(11) 및, 그 검출결과에 기초하여 엣지발생의 유무를 검출하고, 윈도우신호(Windowe′)가 개방된 기간을 1/2시간동안 겹치지 않도록 하는 제어수단(15)을 구비하여 구성되어 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 위상동기 루프회로의 구성도,
제2도는 본 발명의 작용 설명도로서, 제2도(1)은 데이터 및 클럭 신호를 합성한 맨체스터코드의 신호파형도, 제2도(2)는 1비트시간내의 윈도우신호와 센터 엣지의 위치를 설명하는 윈도우기간도,
제3도는 제1실시에의 위상동기 루프회로의 위상비교기의 회로구성도,
제4도는 제1실시예의 위상동기 루프회로의 동작을 설명하는 타이밍차트,
제5도는 본 발명의 제2실시예에 따른 위성동기 루프회로의 위상비교기의 회로구성도,
제6도는 본 발명의 제3실시예에 따른 위상동기 루프회로의 위상비교기의 회로구성도,
제7도는 본 발명의 제4실시예에 따른 위상동기 루프회로의 전하펌프의 전류원 부분의구성도, 제8도는 본 발명의 제5실시예에 따른 위상동기 루프회로의 구성도,
제9도는 제5도 실시예에 따른 위상동기 루프회로의 위상비교기의 회로구성도, 제10도는 제5실시예에 따른 위상동기 루프회로의 동작을 설명하는 타이밍차트,
제11도는 본 발명의 제6실시예에 따른 위상 동기 루프회로의 구성도,
제12도는 제6실시예에 따른 위상동기 루프회로의 위상비교기의 회로구성도,
제13도는 제6실시예에 따른 위상도기 루프회로의 동작을 설명하는 타이밍 차트.
Claims (9)
- 수신된 데이터와 후기 전압제어 발진기로부터 출력되는 클럭신호의 위상차를 검출하는 위상비교기와, 이위상비교기에 의헤 검출된 위상차에 따른 제어전합을 출력하는 전하 펌프 및, 상기 제어전압에 기초하여 클럭신호를 생성하는 전압제어 발진기를 갖추고 있고, 상기 위상비교기가, 상기 수신데이터의 각 정보 비트를 소정의 시간만큼 개방하는 윈도우신호를 생성하는 윈도우신호 생성수단과, 상기 윈도우신호가 개방된 기간에 상기 수신데이터의 엣지를 추출하는 에시추출수단을 갖추고 있는 것을 특징으로 하는 위상동기 루프회로.
- 제1항에 있어서, 상기 위상비교기가, 상기 엣지추출수단의 결과에 기초하여 엣지발생의 유무를 검출하는 엣지상실 검출수단과, 이엣지상실 검출수단에 의해 엣지의 결락이 검출된 경우에는 상기 전하펌프에 대하여 오동작을 보상하는 신호를 출력하는 보상펄스 발생수단, 상기 엣지상실 검출수단에 의해 연속적으로 엣지의 결락이 검출된 횟수를 계수하는 엣지상실 카운터 및, 엣지상실 카운터의 계수결과가 소정의 횟수로 된 때에 새로운 엣지를 검출할 때까지 당해 위상비교기의 동작을 정지지시키는 전지수단을 더 갖추고 있는 것을 특징으로 하는 위상동기 루프회로.
- 제1항에 있어서, 상기 위상비교기가, 상기 엣지추출수단의 결과에 기초하여 엣지발생의 유무를 검출하는 엣지상실 검출수단과, 이 엣지상실 검출수단에 의해 엣지의결락이 검출된 경우에는 상기 전하펌프에 대하여 오동작을 보상하는 신호를 출력하는 보상펄스 발생수단, 상기 엣지상실 검출수단에 의해 연속적으로 엣지의 결락이 검출된 횟수를 계수하는 엣지상실 카운터 및, 엣지상실 카운터의 계수결과가 소정의 횟수로 된 때에 새로운 엣지를 검출할 때까지 당해 위상비교기의 입력신호를 소정의 발진주파수를 갖는 신호로 절환하는 선택 수단을 갖추고 있는 것을 특징으로 하는 위상동기 루프회로.
- 제1항 또는 제2항 또는 제3항에 있어서, 상기 윈도우신호가 개방되는 기간은 상기 수신테이터의 각 정보비트 1/4 내지 3/1시각까지인 것을 특징으로 하는 우상동기 루프회로.
- 제1항 또는 제2항 또는 제3항에 있어서, 상기 위상동기 루프회로가, 상기 윈도우신호가 개방되는 기간의 설정에 따라 센터엣지의 검출을 수행하도록 된 것을 특징으로 하는 위상동기 루프회로.
- 제1항 또는 제2항 또는 제3항에 있어서, 상기 위상동기 루프회로가, 상기 윈도우신호가 개방되는 기간의 설정에 다라 센터엣지의 검출을 수행하도록 된 것을 특징으로 하는 위상동기 루프회로.
- 제3항에 있어서, 상기 위상동기 루프회로가, 상기 엣지상실 카운터의 계수결과가 소정의 횟루로 된 때에 상기 보상펄스 발생수단으로부터의 오동작을 보상하는 신호의 출력을 정지시키고, 상기 윈도우신호가 개방되는 기간을 1/2시간 동안 겹치지 않도록 하는 동작을 정지시키는 정지제어수단을 갖춘 것을 특징으로 하는 위상동기 루프회로.
- 제1항 또는 제2항 또는 제3항에 있어서, 상기 전하펌프가, 당해 전하펌프의 충전을 행하는 제1전류원과, 당해 전하펌프의 방전을 행하는 제2전류원 및, 상기 엣지추출수단의 검출결과의 기초하여 상기 제2전류원에 의한 방전전류를 보정하는 제3전류원을 갖춘 것을 특징으로 하는 위상동기 루프회로.
- 제1항 또는 제2항 또는 제3항에 있어서, 상기 전하펌프가, 상기 제1전류원에 접속되는 제1스위치와 상기 제2전류원에 접속되는 제2스위치를 각각(오프, 오프),(온, 오프),(온, 온), 또는 (오프, 오프), (오프, 온), (온, 온),(오프, 오프)의 순으로 절환하도록 된 것을 특징으로 하는 위상동기 루프회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100486201B1 (ko) * | 1997-08-19 | 2005-08-31 | 삼성전자주식회사 | 위상동기루프의로크상태검출장치및방법 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5699387A (en) * | 1993-06-23 | 1997-12-16 | Ati Technologies Inc. | Phase offset cancellation technique for reducing low frequency jitters |
FR2710804B1 (fr) * | 1993-09-29 | 1995-11-10 | Alcatel Business Systems | Dispositif numérique de connexion d'une pluralité de stations de travail sur un réseau local en anneau. |
US5987085A (en) * | 1997-03-26 | 1999-11-16 | Lsi Logic Coporation | Clock recovery circuit |
KR100468693B1 (ko) * | 1997-10-13 | 2005-03-16 | 삼성전자주식회사 | 안정적으로락상태를판별하는위상락검출회로 |
GB2335322B (en) * | 1998-03-13 | 2002-04-24 | Ericsson Telefon Ab L M | Phase detector |
DE19830260A1 (de) * | 1998-07-07 | 2000-01-13 | Alcatel Sa | Taktgenerator und Synchronisierungsverfahren |
US6002273A (en) * | 1998-10-05 | 1999-12-14 | Motorola, Inc. | Linear low noise phase-frequency detector |
JP2001094541A (ja) | 1999-09-27 | 2001-04-06 | Nec Corp | クロックリカバリ回路 |
US6275072B1 (en) * | 1999-10-07 | 2001-08-14 | Velio Communications, Inc. | Combined phase comparator and charge pump circuit |
US6952431B1 (en) | 1999-10-28 | 2005-10-04 | Rambus Inc. | Clock multiplying delay-locked loop for data communications |
US6674772B1 (en) * | 1999-10-28 | 2004-01-06 | Velio Communicaitons, Inc. | Data communications circuit with multi-stage multiplexing |
US20020109552A1 (en) * | 2000-06-02 | 2002-08-15 | Tran Duke T. | System and method of tuning a voltage controlled oscillator |
JP3502618B2 (ja) * | 2001-07-19 | 2004-03-02 | 松下電器産業株式会社 | 位相同期ループ回路、及びデータ再生装置 |
JP3670615B2 (ja) * | 2002-03-08 | 2005-07-13 | 松下電器産業株式会社 | 位相比較器およびクロックリカバリ回路 |
DE10303939B3 (de) * | 2003-01-31 | 2004-05-13 | Infineon Technologies Ag | Schaltungsanordnung mit Phasendetektor und Phasenregelschleife mit der Schaltungsanordnung |
FR2864377B1 (fr) * | 2003-12-18 | 2006-08-18 | Eads Telecom | Boucle a asservissement de phase |
JP4244045B2 (ja) * | 2005-09-08 | 2009-03-25 | ソニー株式会社 | 記録装置および方法、並びにプログラム |
US9614661B2 (en) * | 2012-04-09 | 2017-04-04 | Atmel Corporation | Differential interface for inter-device communication in a battery management and protection system |
JP6189081B2 (ja) * | 2013-04-25 | 2017-08-30 | Hoya株式会社 | 電子内視鏡用プロセッサ、電子内視鏡システムおよび画像処理装置 |
JP6173766B2 (ja) * | 2013-05-10 | 2017-08-02 | Hoya株式会社 | 電子内視鏡用プロセッサ、電子内視鏡システムおよび画像処理装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4365210A (en) * | 1980-06-26 | 1982-12-21 | Motorola, Inc. | Data and clock recovery system having a phase-locked-loop and which controls dynamic loop response of a data stream of unknown data format |
US4593254A (en) * | 1984-12-14 | 1986-06-03 | International Business Machines Corp. | VCO centering circuit |
CA1284361C (en) * | 1986-08-29 | 1991-05-21 | Mitel Corporation | Analog phase locked loop |
US4843469A (en) * | 1987-04-13 | 1989-06-27 | The Grass Valley Group, Inc. | Rapid signal acquisition and phase averaged horizontal timing from composite sync |
EP0355466A3 (en) * | 1988-08-26 | 1990-06-20 | Motorola, Inc. | Integrated circuit with clock generator circuit |
US4987387A (en) * | 1989-09-08 | 1991-01-22 | Delco Electronics Corporation | Phase locked loop circuit with digital control |
JPH0736515B2 (ja) * | 1989-09-14 | 1995-04-19 | 株式会社東芝 | 位相比較器 |
US5276716A (en) * | 1990-02-15 | 1994-01-04 | Advanced Micro Devices Inc. | Bi-phase decoder phase-lock loop in CMOS |
DE69107891T2 (de) * | 1990-05-21 | 1995-11-02 | Nippon Electric Co | Phasenregelschleifenschaltung. |
JPH04223716A (ja) * | 1990-12-26 | 1992-08-13 | Fujitsu Ltd | Pllシンセサイザ回路 |
US5256989A (en) * | 1991-05-03 | 1993-10-26 | Motorola, Inc. | Lock detection for a phase lock loop |
JPH04351008A (ja) * | 1991-05-28 | 1992-12-04 | Sony Corp | ディジタルvco |
US5192915A (en) * | 1991-06-19 | 1993-03-09 | Tektronix, Inc. | Edge integrating phase detector |
US5208546A (en) * | 1991-08-21 | 1993-05-04 | At&T Bell Laboratories | Adaptive charge pump for phase-locked loops |
-
1993
- 1993-04-16 JP JP5089861A patent/JP2854777B2/ja not_active Expired - Fee Related
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-
1994
- 1994-11-17 US US08/344,625 patent/US5432481A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100486201B1 (ko) * | 1997-08-19 | 2005-08-31 | 삼성전자주식회사 | 위상동기루프의로크상태검출장치및방법 |
Also Published As
Publication number | Publication date |
---|---|
EP0567990A1 (en) | 1993-11-03 |
EP0567990B1 (en) | 1997-01-22 |
DE69307581T2 (de) | 1997-06-12 |
JP2854777B2 (ja) | 1999-02-03 |
JPH0645922A (ja) | 1994-02-18 |
KR960010854B1 (ko) | 1996-08-09 |
DE69307581D1 (de) | 1997-03-06 |
US5432481A (en) | 1995-07-11 |
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