KR940004267B1 - 모스트랜지스터의 제조방법 - Google Patents

Abstract

내용 없음.

Description

모스트랜지스터의 제조방법

제1a-1d도는 종래의 게이트형성을 설명하기 위한 제조공정도.

제2a-2i도는 본 발명의 1실시예에 따른 제조공정도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : n형 반도체기판 12 : P⁺형 불순물층

12a : 소오스 및 드레인영역 13, 17 : 포토레지스트

14, 20 : CVD산화막 15 : 게이트용풀리실리콘

16 : 게이트산화막 18 : 폴리실리콘

18a : 단결정실리콘층 19 : 메틸

본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 게이트를 반도체기판 하부에 형성시킨 모스트랜지스터(MOSFET)의 제조방법에 관한 것이다.

종래에는, 제1a-d도에 도시한 바와 같이 반도체기판(1)상에 게이트산화막(2), 폴리실리콘(3)을 차례로 도포한 후(제1a,b), 포토레지스터(4)를 이용해서 폴리실리콘 (3), 게이트산화막(2)을 한정 식각하여 게이트를 형성하고 노츨된 반도체 기판(1)에 소정의 불순물을 주입하여 소오스 및 드레인 영역(5)을 형성하여(제1c, d) 모스트랜지스터의 게이트를 형성하였다.

그러나, 이러한 종래기술은 게이트가 반도체 기판상에서 돌출된 형상으로 형성됨에 다라 토폴로지가 크게 되어 차후 공정이 어려워지며, 게이트와 다른 도체간의 쇼트 등의 문제점이 있었다.

본 발명은 이와 같은 문제점을 관한 것으로, 본 발명의 목적은 게이트를 반도체 기판 하부에 형성하여 전체적인 토폴로지를 개선한 모스트랜지스터의 제조방법을 제공하는 것이다.

이와 같은 목적을 달성하기 위한 본 발명의 특징은 반도체 기판에 소오스 및 드레인영역 형성을 위한 불순물을 주입하여 불순물층을 형성하는 공정과, 게이트형성영역의 반도체 기판을 소정깊이로 시각하여 트랜치를 형성하는 공정과, 전면에 CVD산화막을 도포하고 게이트용 폴리실리콘으로 트랜치를 메우는 공정과, CVD산화막을 에치백하여 불순물층을 노출시키고 전면에 게이트산화막을 도포하는 공정과, 게이트산화막을 게이트형성영역으로 제한해서 남기고 전면에 폴리실리콘을 도포하는 공정과, 폴리실리콘을 단결정실리콘으로 만들고 불순물층을 소오스 및 드레인영역으로 만들기 위한 열처리를 실행하는 공정과, 소오스 및 드레인영역에 콘택을 형성하고 메탈을 형성하는 공정으로 이루어진 모스트랜지스터의 제조방법에 있다.

이하, 본 발명을 첨부도면에 의하여 상세히 설명한다.

제2a-2i도는 본 발명의 1실시예에 따른 제조공정도로서, 우선 제2a도에 도시한 바와 같이 소정의 도전형, 예를 들어 n형 반도체 기판(11)상에 소오스 및 드레인영역 형성을 위한 소정의 불순물, 예를 들어 P⁺형 불순물을 이온주입하여 P⁺형 불순물층(12)을 형성한 후, 제2b도와 같이 포토레지스트(13)를 이용하여 게이트 형성영역의 n형 반도체기판(11)을 소정의 깊이로 식각하여 트랜치를 형성한다.

그 다음, 제2c도에 도시한 바와 같이 전면에 CVD(Chemical Vapour Deposo-tion) 산화막(14)을 도포한 후, 제2d도와 같이 게이트용폴리실리콘(15)을 성장시키고 에치백하여 트렌치를 메운 다음, 제2e도와 같이 CVD산화막(14)의 에치백으로 P⁺형 불순물층(12)을 노출시키고 전면에 게이트산화막(16)을 형성시킨다.

그 다음, 제2f, g도에 도시한 바와 같이 포토레지스트(17)을 이용해서 게이트산화막(16)을 게이트영역만 남기고 제거한 후 전면에 소정의 불순물, 예를 들어 n⁺형 불순물이 도핑된 폴리실리콘(18)을 도포한다.

그후, 제2h도와 같이 열처리를 통해 폴리실리콘(18)을 단결정실리콘층(18a)으로 만드는 소위 SOI(Silicon On Insulator) 공정을 진행한다.

이때, n형 반도체 기판(11)에 이온주입된 P⁺형 불순물층(12)이 단결정실리콘층(18a)으로 확산되어 모스트랜지스터의 소오스 및 드레인영역(12a)이 형성된다.

그후, 제2i도에 도시한 바와 같이 소오스 및 드레인영역(12a)에 콘텍을 내고 메탈(19)을 형성하면 본 발명에 따른 모스트랜지스터가 제조되어 있다.

미설명 부호 20은 CVD산화막이다.

여기서, 모스트랜지스터의 문턱전압은 제2h도의 공정시 불순물의 깊은 이온주입으로 조정이 가능하다.

이상 설명한 바와 같이, 본 발명에 따르면 게이트를 반도체 기판에 매입하여 실질적인 디바이스의 상부는 평평하게되므로 이를 이용한 다른 소자, 예를 들어 디랩(DRAM) 제작시 토폴로지에 의한 공정상의 어려움을 극복할 수 있음은 물론, 게이트와 다른 도체간의 쇼트를 방지할 수 있는 효과가 있다.

Claims (2)

1. 반도체 기판에 소오스 및 드레인 영역형성을 위한 불순물을 주입하여 불순물층을 형성하는 공정과, 게이트 형성영역의 상기 반도체 기판을 소정 깊이로 식각하여 트랜치를 형성하는 공정과, 전면에 CVD산화막을 도포하고 게이트용 폴리실리콘으로 트랜치를 메우는 공정과, 상기 CVD산화막을 에치백하여 상기 불순물층을 노출시키고 전면에 게이트산화막을 도포하는 공정과, 상기 게이트 산화막을 게이트형성영역으로 제한해서 남기고 전면에 폴리실리콘을 도포하는 공정과, 상기 폴리실리콘을 단결정실리콘으로 만들고 상기 불순물층을 소오스 및 드레인영역으로 만들기 위한 열처리를 실행하는 공정과, 상기 소오스 및 드레인영역에 콘택을 형성하고 메탈을 형성하는 공정으로 이루어진 모스트랜지스터의 제조방법.
2. 제1항에 있어서, 모스트랜지스터의 문턱전압조절을 불순물을 주입은 상기 게이트 산화막을 게이트 형성영역으로 제한해서 남기고, 전면에 폴리실리콘을 도포한 후 실시되는 것을 특징으로 하는 모스트랜지스터 제조방법.

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