KR940002957A - 감광막 패턴 형성방법 - Google Patents

감광막 패턴 형성방법 Download PDF

Info

Publication number
KR940002957A
KR940002957A KR1019920012868A KR920012868A KR940002957A KR 940002957 A KR940002957 A KR 940002957A KR 1019920012868 A KR1019920012868 A KR 1019920012868A KR 920012868 A KR920012868 A KR 920012868A KR 940002957 A KR940002957 A KR 940002957A
Authority
KR
South Korea
Prior art keywords
photosensitive film
silicon
doped
photoresist
forming
Prior art date
Application number
KR1019920012868A
Other languages
English (en)
Other versions
KR0183045B1 (ko
Inventor
이헌철
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019920012868A priority Critical patent/KR0183045B1/ko
Publication of KR940002957A publication Critical patent/KR940002957A/ko
Application granted granted Critical
Publication of KR0183045B1 publication Critical patent/KR0183045B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

Abstract

본 발명은 반도체 소자의 감광막 패턴형성 방법에 관한 것으로 소정의 물질층 상부에 감광막을 도포한 다음, 감광막 상부면에서 예정된 깊이까지 실리콘을 주입시켜 실리콘이 도프된 감광막을 형성하는 단계와, 예정된 패턴 형상을 갖는 마스크를 실리콘이 도프된 감광막 상부에 올려놓고 광을 노광시키는 단계와, 02플라즈마 RIE공정으로 비노광 지역의 실리콘이 도프된 감광막을 제거하고, 동시에 노광지역의 실린콘이 도프된 감광막은 02플라즈마 RIE공정을 계속실시함으로서 비노광지역의 감광막을 제거하여 감광막패턴을 형성하는 단계로 이루어지는 기술이다.

Description

감광막 패턴 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 본 발명에 의해 감광막 패턴을 형성하는 단계를 도시한 도면도.
* 도면의 주요부분에 대한 부호설명
1 : 실리콘 기판 2 : 물질층
3 : 감광막 4 : 실리콘이 도프된 감광막
5 : 마스크 6 : 노광된 감광막
7 : Sio2막 8 : 감광막 패턴

Claims (2)

  1. 반도체 소자의 감광막 패턴 형성방법에 있어서, 소정의 물질층 상부에 감광막을 도포한 다음. 감광막 상부면에서 예정된 깊이까지 실리콘을 주입시켜 실리콘이 도프된 감광막을 형성하는 단계와, 예정된 패턴 형상을 갖는 마스크를 실리콘이 도프된 감광막 상부에 올려놓고 광을 노광시키는 단계와, 02플라즈마 RIE공정으로 비노광 지역의 실리콘이 도프된 감광막을 제거하고, 동시에 노광지역의 실리콘이 도프된 감광막이 02플라즈마 RIE 공정에 의해 Si02막으로 형성되는 단계와, 상기 Si02막을 마스크층으로 사용하고, 02플라즈마 RIE공정을 계속실시함으로써 비노광지역의 감광막을 제거하여 감광막 패턴을 형성하는 단계로 이루어지는 것을 특징으로 하는 감광막 패턴 형성방법.
  2. 제1항에 있어서, 상기 실리콘이 도프된 감광막의 두께는 2000-3000Å정도인 것을 특징으로 하는 감광막 패턴형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920012868A 1992-07-20 1992-07-20 감광막 패턴 형성방법 KR0183045B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019920012868A KR0183045B1 (ko) 1992-07-20 1992-07-20 감광막 패턴 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019920012868A KR0183045B1 (ko) 1992-07-20 1992-07-20 감광막 패턴 형성방법

Publications (2)

Publication Number Publication Date
KR940002957A true KR940002957A (ko) 1994-02-19
KR0183045B1 KR0183045B1 (ko) 1999-04-15

Family

ID=19336584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920012868A KR0183045B1 (ko) 1992-07-20 1992-07-20 감광막 패턴 형성방법

Country Status (1)

Country Link
KR (1) KR0183045B1 (ko)

Also Published As

Publication number Publication date
KR0183045B1 (ko) 1999-04-15

Similar Documents

Publication Publication Date Title
KR900005565A (ko) 개선된 패턴 형성방법
KR940002957A (ko) 감광막 패턴 형성방법
KR940002974A (ko) 식각선택비가 향상된 단층레지스트 패턴 형성방법
KR960014056B1 (ko) 감광막 패턴 형성방법
KR950019919A (ko) 반도체소자의 미세패턴 형성방법
KR930020601A (ko) 폴리실리콘 패턴형성시 생성되는 폴리머 제거방법
JPS6418223A (en) Manufacture of semiconductor device
KR900002420A (ko) 선택적 측면벽 도핑기술(sswdt)을 이용한 반도체 소자의 고농도 소스영역 및 캐패시터 표면영역 형성방법
KR940007610A (ko) 산화 처리를 이용한 이중감광막 미세패턴 형성방법
KR970052730A (ko) 반도체 장치의 피에스지(psg)막 패턴 형성방법
KR950007056A (ko) 반도체 소자의 소자격리 산화막 형성방법
KR970053120A (ko) 반도체장치의 제조방법
KR950015597A (ko) 반도체소자의 콘택홀 형성방법
KR970053509A (ko) 반도체 소자의 다중 금속층 형성 방법
KR950004390A (ko) 반도체 소자의 패턴 형성 방법
KR950015608A (ko) 반도체소자의 미세패턴 형성방법
KR940015685A (ko) 삼층 감광막패턴 형성방법
KR970052600A (ko) 반도체장치의 제조방법
KR970016761A (ko) 건식식각이 가능한 포토마스크 제조방법
KR940016470A (ko) 경사면을 갖는 콘택홀 형성방법
KR970022517A (ko) 포토마스크 및 그 제조방법
KR950021126A (ko) 금속배선층 형성방법
KR970003660A (ko) 반도체 소자의 금속배선 형성방법
KR970052923A (ko) 반도체 소자의 금속 배선 형성 방법
KR950012638A (ko) 반도체장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20061122

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee