KR940001890B1 - 폴리실리콘 저항 제조방법 및 그에 의한 반도체 소자 - Google Patents

폴리실리콘 저항 제조방법 및 그에 의한 반도체 소자 Download PDF

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Abstract

내용 없음.

Description

폴리실리콘 저항 제조방법 및 그에 의한 반도체 소자
제1도는 다결정 실리콘 저항의 제조에 이용된 반도체 소자에 대한 횡단면도.
제2a도는 저항이 형성된 폴리실리콘 라인을 도시하는 횡단면도.
제2b도는 제2a도의 폴리실리콘 라인의 측면도.
제3a도 및 제3b도는 각기 순차 처리 단계(subsequent treatment step)에서 형성된 산화물의 횡단면도 및 측면도.
제4도는 폴리실리콘 라인상의 포토레지스트층의 방향을 도시한 평면도.
제5a도는 제4도의 라인 Ⅰ-Ⅰ을 따라 절단한 단면도.
제5b도는 제4도의 라인 Ⅱ-Ⅱ을 따라 절단한 단면도.
제6도는 최종의 구조체를 도시한 도면.
제7도는 본 발명의 저항과 종래기술의 소자를 비교한 그래프.
제8도는 종래의 형태의 저항과 비교된 본 발명의 주입량 대 저항값을 도시한 그래프.
제9도는 여러 형태의 저항에 대한 주입량 대 열활성 에너지를 구성한 그래프.
* 도면의 주요부분에 대한 부호의 설명
10 : 기판 12 : 필드 산화물층
14 : 폴리실리콘층 16 : 폴리실리콘 라인
18 : 열산화물층 20 : 포토레지스트층
본 발명은 예를들면 랜덤 액세스 메모리에 통상으로 이용되는 형태의 반도체 저항 제조방법과 그러한 반도체 소자에 관한 것이다.
저 열활성(low thermal activation)에너지를 갖는 폴리실리콘 저항은 유럽 특허 EP-A-0112-097호, 미합중국 특허원 제449,982호 및 제449,984호에 개시되어 있으며, 이 선출원 명세서가 본 발명에서 참고된다.
상기 선특허 출원은 절연체 즉, 유전체에 의해 기판으로부터 분리된 폴리실리콘 구조체를 구비한 폴리실리콘 저항에 대해 설명하고 있다. 폴리실리콘 구조체는 P형 불순물로 도핑된 중앙 부분을 가지는데, 이 중앙부분은 옆에 N형 불순물로 도핑된 영역을 가지며, 도핑은 열활성 에너지가 약 0.5eV 이하로 되도록 이루어진다. 중간 영역은 P형 불순물과 N형 불순물로 모두 도핑될 수 있으며, 한 실시예에서 저항은 외측상에서 P형 영역으로, 내측상에서 N형 영역으로 형성된다.
저 열활성 에너지로서 정상 동작 온도에서 소망의 저항범위내의 폴리실리콘 소자가 형성되며, 저항은 고온에서 과잉 전류가 유도되지 않고 저온에서 약간의 누설 전류를 마스크할 수 있다. 스태틱 RAM에서의 로드 저항에 대한 전형적인 저항값은 약 0.1 내지 50GΩ이다.
본 발명은 예를들면 스태틱 RAM에서 로드장치로서 이용되기 적합한 저항의 제조방법에 관한 것이다. 선 특허출원은 이러한 장치의 제조방법에 대해 설명하고 있지만 본 발명을 개시하고 있지는 않다. 간단히 말하자면, 종래의 특허출원은 최소 세가지의 저항 제조방법에 대해 개시하고 있다. 제1방법은 실리콘 기판의 상부에 필드 산화물을 형성하고, 절연층 위에 폴리실리콘을 용착시키고, N형 도판트로 ㎤당 약 1020까지의 농도로 폴리실리콘을 일전하게 도핑한 다음, ㎤당 1018이나 그 이상의 농도로(㎤ 1018이하는 안됨) P형 도판트로 폴리실리콘을 일정하게 도핑하고 이어서 저항 영역을 마스크한 후 N형 도판트로 P형 도판트의 농도보다 큰 농도로 폴리실리콘의 마스크되지 않은 부분을 도핑하는 것이다.
종래 특허출원에 개시된 제2의 방법은 절연층에 의해 단결정 실리콘 기판에서 분리된 폴리실리콘층을 획득하는 것인데, 그다음, 저항 영역은 마스크되고 나머지 폴리실리콘은 N형 도판트로 ㎤당 최고 약 1021가 지의 농도로 도핑된다.
그다음, 전체의 폴리실리콘 영역은 N형 불수물로 ㎤당 최고 약 1020까지의 농도로 도핑된 저항 영역을 제외하고는 마스크된다. 그러면 적소에 마스크된 상태에서, 저항 영역은 P형 불순물로 ㎤당 약 1018과 1020사이의 농도로 도핑된다(P형 불순물의 농도는 저항 영역이 도핑되는 N형 도판트의 농도보다 크거나 같다).
종래의 특허출원에 개시된 제3방법은 실리콘 기판상의 절연층상에서 폴리실리콘층을 획득하는 것인데, 폴리실리콘은 N형 불순물로 ㎤당 약 최고 1020까지의 농도로 일정하게 도핑된다. 폴리실리콘 라인을 에칭한 후 저항영역을 제외한 전체 회로는 마스크되어, 저항영역은 P형 불순물로 N형 불순물의 농도를 초과하는 농도를 도핑될 수 있다.
이러한 방법을 이용하여 약 0.1eV 내지 0.35eV의 범위의 열활성 에너지를 갖는 폴리실리콘 저항을 형성하게 되며, 이러한 정도의 열활성 에너지는 정상 폴리실리콘 저항 경우의 0.5eV 내지 0.6eV의 활성 에너지보다 효과적이다. 이러한 개선된 실리콘 저항은 메모리 셀이 상태를 변경시킬 수 있을 정도로 그렇게 많이 메모리 셀 노드의 전압을 감소시키지 않고서 냉온에서 많은 누설 전류를 허용할 수 있고, 고온에서는 최대 전류 한계내에 있을 수 있다. 또한, 도판트 농도에 대한 저항의 감도는 5.3(저항값대 도판트 농도)에서 0.2로 급속히 감소된다.
본 출원은 폴리실리콘 저항의 제조에 수반되는 또다른 처리 단계에 대해 설명한다. 여기에서, 다이오드나 다이오드들이라는 표현은 종종 폴리실리콘 저항을 의미하는 것으로 이용된다. 그 이유는 최조의 구조가 다이오드의 도핑과 구성을 고려하여 백 투 백(back-to-back) 다이오드와 전기적으로 유사하기 때문이다.
본 발명에 따르면, 도핑후 구조체가 가열 냉각되는 것을 특징으로 하는, 서로 다른 형의 불순물로 폴리실리콘 구조체의 영역을 도핑하는 단계를 포함하는 폴리실리콘에서 저항을 제조하는 방법이 제공된다.
본 발명은 반도체 집적회로용 폴리실리콘에서 저항을 제조하는 방법에도 확장되는데, 이 방법은 한가지 형태의 도핑 불순물을 구비한 제1영역과 상기 제1영역과 인접해 있고 전기적으로 상기 제1영역과 반대의 도핑 불순물을 구비한 제2영역을 갖춘 폴리실리콘 구조체를 형성하고, 상기 폴리실리콘 구조체를 열처리하는 단계를 포함한다.
한 실시예에서, 구조체는 급속 가열냉각 되는데, 여기서 폴리실리콘 저항을 지니고 있는 전체 웨이퍼의 온도는 5초 동안 급속히 1100℃로 상승된 후 급속히 냉각된다. 이러한 처리는 금속이 웨이퍼상의 소자에 첨가되기 전에 행해진다. 이러한 열처리의 결과로 저항특성이 개선된다. 저항값은 약 1차수의 크기만큼 하강하는 것으로 발견되었다. 저항값은 가열처리의 온도나 가열처리의 시간을 조절하거나 혹은 냉각 속도를 제어함으로써 조절 즉, 제어될 수 있다.
본 발명의 방법에 의해 처리된 소자는 어느정도의 물리적 변화를 겪게 되는데, 가열처리동안 결함은 유동적이어서 옮겨다니는 경향이 있다. 이 열처리로서 그레인(grain)경계가 패시베이트(passibate)된다. 폴리실리콘은 재결정화되어 단결정 형태나 상태와 매우 유사하다.
열처리 단계는 열활성 에너지가 더 낮은 것으로 알려저 있다. 급속 가열 냉각 없이 열활성 에너지는 약 0.2leV에 있었다. 그러나 급속 가열냉각을 이용함으로써 열활성 에너지는 약 0.13eV로 감소된다. 선특허출원에서 설명된 바와 같이, 저항아 결함으로 인한 누설 전류를 마스크하는데 이용되므로, 저항의 전체의 능력면에서 개선이 있다. 실제로, 누설 전류 그 자체는 최소한 약 0.2eV의 온도활성 에너지를 가지는 것으로 생각될 수 있다. 폴리실리콘 저항의 열활성 에너지가 결합이나 누설 전류의 활성 에너지 이하로 만들어질 수 있다면 보다 낮은 온도에서, 폴리실리콘 저항은 실온에서 마스크 되는 것보다 많은 전류를 마스크할 수 있다. 이러한 현상은 상당히 중요한데, 이는 테스트가 어렵고 값비싸며, 응결이 저온하의 탐침끝에서 냉각되어, 양호한 소자를 구성치 못하게 하는 원인이 되기 때문이다. 그 결과로, 본 발명에서는 최종 실리콘 저항이 저온범위 전체에 걸쳐 양호하게 작동하므로 저온 테스팅을 할 필요가 없다. 제조자가 통상적으로 두가지의 고온 테스트와 한가지의 냉온 테스트를 실행하는 경우, 본 발명을 이용하면 두가지 테스트만으로써 만족할만한 테스팅이 얻어진다. 이로써 제조자의 테스트 능력은 33% 향상한다.
냉온에서, 메모리에서 있게 되는 중대한 실패들은 데이타의 기억 실패로서, 이러한 실패는 접합 누설전류로 인한 것이다. 본 발명의 방법에 의하면 종래 저항의 접합 누설전류 레벨보다 최고 10배의 접합 누설전류에서 폴리실리콘 저항이 성공적으로 작동할 수 있다. 결과적으로, 본 발명에 따라서 최종 테스트 양품률이 훨씬 향상되고, 이것은 모든 제조자에게 있어 중대한 관심사이다.
이하 본 발명의 일실시예를 첨부 도면을 참고로하여 상세히 설명한다.
본 발명의 실시예의 반도체 소자는 급속 냉각된 보론 주입 다이오드(Rapid Annealed Boron Implanted Diode)의 두문자인 RABID로서 총칭된다.
제1도는 예를들면 폴리실리콘 저항을 포함하는 메모리 회로와 같은, 집적회로의 제조에 이용될 반도체 소자 부분에 대한 횡단면도를 도시한 것으로서, 폴리실리콘 저항의 형성 단계만을 이하에 기술한다. 실리콘으로 구성된 기판(10)은 필드 산화물 혹은, 게이트 산화물층(12)으로 약 6000A 피복되며, 약 4500Å 두께를 갖는 다결정 실리콘(폴리실리콘) 층(14)은 산화물층(12)의 상부에 형성된다. 전체 폴리실리콘층(14)은 예를들면 27KeV에서 화살표(15)로 표시된 바와 같이 보론이 주입되어 ㎤당 1×1025로 도핑된다. 이러한 정도의 도핑은 비교적 얕은 정도의 도핑이며 이로써 폴리실리콘은 P형이 된다.
그다음, 폴리실리콘이 마스크등을 이용하여 종래의 방법에 의한 형성되어, 산화물층(12)의 상부에 폴리실리콘 라인(16)이 생성된다. 제2a도는 상기 제조 단계에서의 구조체의 횡단면도를 도시한 것이며, 제2b도는 제조단계에서의 구조체의 측면도를 도시한 것이다.
다음 단계는 폴리실리콘을 증기 분위기에서 가열하는 것인데, 이 단계에 의해 주입된 보론이 폴리실리콘 라인(16)을 통하여 확산된다. 또한 상기 가열단계에 의해 약 400Å 내지 500Å의 두께를 갖는 열산화물층(18)이 형성된다. 열산화물층(18)은 제3a도에서 횡단면도로, 제3b도에서 측면도로 도시된다.
폴리실리콘 라인(16)의 상부에 걸쳐 포토레지스트층이 배치되며, 이 실시예에서는, 포토레지스트층(20)의 관련 방향을 도시하는 상면도가 제4도에 도시된다. 제5a도는 제4도의 라인 Ⅰ-Ⅰ을 따라 채택된 횡단면도이고, 제5b도는 제4도의 라인 Ⅱ-Ⅱ을 따라 채택된 측단면도이다. 포토레지스트층(20)은 당업자들에게 있어 소스-드레인 주입 마스크(source-drain implant mask)라고 호칭된다. 이 마스크는 폴리실리콘 라인(16)의 상부에 걸쳐 약 10000Å의 두께를 갖는다. 포토레지스트층이 형성된 후, 많은 주입량의 비소(As)가 저항으로 되는 폴리실리콘 라인(16)의 절단부의 단부에 주입된다. 마스크 되지 않는 부분에 대한 이러한 비소 도핑에 의하여 비소가 도핑되는 폴리실리콘은 N형으로 된다. 포토레지스트층(20)으로 마스크된 폴리실리콘 라인(16)의 영역은 P형으로 남지만, 두 N형 영역 사이에서 스위칭될 것이다. 이로써, NPN 백투백 보론 실리콘 다이오드와 유사하게 장치가 형성된다. 이러한 비소 주입단계는 약 180KeV에서 약 5×1015의 도핑으로 소스-드레인 주입 단계와 임의적으로 합해질 수 있다.
포토레지스트 층(20)은 제거되고 제6도에 도시된 구조체가 남게되는데, 이 제6도는 제5b도에 대응하는 측단면도로서, 비소도핑 폴리실리콘 영역(22, 24 도시않됨)과 보론 도핑 중앙영역(26 도시않됨)을 도시하는데, 이러한 영역들은 폴리실리콘 라인(16)내에 있다. 최종의 N+PN+구조체는 폴리실리콘에서 백투백 보론 다이오드의 전기적 특성을 가지며, 역바이어스 고유 저항은 열처리, 도핑농도, 열사이클동안의 주변조건, 그리고 전압의 함수이다. 정상 처리와 1000℃ 환류 기간동안, 저항값은 약 1μm2의 횡단면 영역의 경우에 5V에서 약 1×109Ω이다.
이러한 구조체의 형성전후에, 메모리나 다른 형태의 집적회로에서 요구되는 트랜지스터나 다른 구조체를 형성하도록 다른 단계가 완료된다.
그러나, 보통 알루미늄과 같은 금속을 반도체 소자에 첨가하기전에, 금속 가열냉각 단계가 완료된다. 이러한 단계는 할로겐 적외선등을 이용하는 가열 소자를 이용하여 행해진다. 실시예로서, 미합중국, 캘리포니아 94303, 팔로 알토 소재의 에이 지 어소시에이츠에 의해 제조된 히트펄스 2101 자동 단일 웨이퍼 가열 시스템(HEATPULSE 2101 Automatic Single-Wafer Heating System)이 적합하다. 배리안 흑연 히터(Varian graphite heater) 등의 다른 가열 장치가 사용될 수 있는데, 이러한 타입의 가열장치는 요구에 따라 선택될 수 있다.
히트펄스 2101에서 적외선등을 이용할때 가열될 소자를 포함하는 웨이퍼가 가열실에 배치되고 적외선등이 켜진다.
웨이퍼는 예를들면 20초 이하로 급속히 가열된다. 가스체는 아르곤, 질소 또는 공기이다. 웨이퍼는 이 환경에서 2초 이상동안 있게 되는데, 약 5초가 바람직하다. (그러나, 웨이퍼가 이러한 주변 조건에서 너무 오래 있게 되면 접합이 너무 멀어져서 소자의 특성에 해로운 영향을 미칠 수 있다). 그다음, 적외선등의 전력은 가능한 한 급속히 감소되어, 고온 결점 분포를 응결하게 된다.
이러한 급속냉각 단계의 결과로서 폴리실리콘이 재결정화 된다. 결정화에 의해 그레인 경계로 인한 전위 장벽이 감소된다. 또한, 재결정화로서 더 많은 도판트 물질이 활성화 된다. 저감된 그레인 경계 전위와 증가된 자유 캐리어를 결합하면, 소정의 전압의 경우에 폴리실리콘 다이오드의 역바이어스 전류가 증가하게 된다. 결과적으로, 다이오드의 유효저항은 약 1차수 크기만큼 감소되며, 회로에서의 다른 저항 또한 감소된다. 특히, 도핑된 폴리실리콘의 고유저항은 약 21% 만큼 감소되고, 매입 접촉부의 저항은 약 32% 만큼 감소된다. 이 두 효과는 메모리 장치의 속도를 증가시킨다. 도핑된 단결정 실리콘 고유저항 또한, 15% 만큼 감소된다.
최대 지속 온도가 1200℃를 초과해서는 안되며, 1100℃의 가열냉각 온도에서 최적의 결과가 얻어진 것으로 알려졌다. 가열냉각 시간은 탐사침 양품률에서의 저하없이 2초에서 20초까지의 범위에 있을 수 있다. 가열 냉각 시간이 짧을수록 셀저항(RCELL)치에 있어서 저하도가 커진다. 폴리실리콘의 고유저항(RDOLY)과 매입 접촉 저항(RBC)과 같은 다른 저항은 이러한 효과를 나타내지 않는다. 최대 감소가 2초 이내에 도달했으며 가열냉각 시간에 따라 변하지 않는다. 다음 표 1은 가열냉각 시간이 변함에 따른 테스트의 결과를(표준 편차를 이용한 평균수에 의해) 도시한 것이다.
[표 1]
Figure kpo00001
가열 냉각시간은 소망의 저항값을 제공하도록 선택된다. 1100℃의 온도에서 최대 냉각율로 2초동안 가열 냉각 할 경우에 전체적으로 최선의 결과가 얻어졌다.
접합 누설 전류로 인한 실패의 점에서, 본 발명에 따라 제조된 폴리실리콘 저항이 상기 선 특허원에서 설명된 보론 도핑된 폴리실리콘 저항과 비교된다. 보론 저항이 스태틱 메모리, 특히 인모스 IMS 1400 소자(Inmos IMS 1400)에 이용된 경우 접합 누설전류는 -10V를 기판에 인가하고 데이타 기억력을 위한 체킹을 함으로써 테스트 되었다. 보론 저항은 38%, 24.4%, 14.7%, 15%(평균 21.2%)의 접합 누설전류로 인한 실패를 보인 반면, RABID 저항을 이용한 메모리는 1.85%, 0%, 0.60%, 2.09%(평균 1.13%)의 접합 누설 전류로 인한 실패를 보였다. 따라서, RABID 저항은 더작은 접합 누설전류로 인한 실패를 보인다.
제7도는 스태틱 메모리 이용될 수 있는 여러 저항 형태에 대한 저항값 대 온도 곡선을 도시한 것이다.
표준 폴리실리콘 저항은 약 0.5eV의 활성 에너지를 가지며 -55℃ 내지 100℃의 온도범위에 걸쳐 가장 넓은 변화를 보인다. 이것은 제7도에서 곡선(30)으로 표시된다. 소위말하는 "어림 보상 다이오드(nearly compensated diode, NCD)"는 곡선(32)으로 도시된다. 이 소자는 선 특허출원에서 설명되고, 양옆의 두영역에서 P형이나 N형 불순물을 가지며 중간 영역에서 P형 및 N형 불순물을 모두 가지는 폴리실리콘 저항으로 구성된다. 이러한 형태의 소자는 약 0.33eV의 열활성 에너지를 가진다. 선출원에서도 설명된 소위 말하는 보론 다이오드(boron diode)는 곡선(34)으로 표시되며 약 0.20eV의 열활성 에너지를 가진다. 곡선(34)으로 표시된 저항은 전체 온도범위에서 걸쳐 저항값이 넓게 변화하지는 않는다. 곡선(36)은 곡선(34)의 소자를 표시하지만 본 발명에 따른 처리를 표시한다. 이 RABID 저항은 0.13eV의 열활성 에너를 가지며, 곡선(36)은 -550℃에서 10nA의 누설전류를 마스크할 것이라는 점에서 이상형에 가깝다. 그러면서도 상기곡선은 메모리가 150℃에서 저전력 전류 한계를 초과하게 만들지는 않을 것이다.
제8도는 제7도와 동일한 참조번호를 이용하며, 1회분 주입량(㎠당)시의 저항의 변화(GΩ)를 그래픽식으로 도시한다. 제8도를 얻기 위하여, 제조시 인모스 IMS 1400이나 1420 메모리를 가지는 웨이퍼는 5초간 1100℃ 급속 가열 냉각처리된 후 냉각된다.
이상 곡선(37)은 고온에서 저전력 한계와 만나며 주어진 1회분량에 대해 수용할 수 있는 온도 활성 에너지를 갖는 계산된 저항값으로 만들어진다. RABID 저항(곡선(36))은 보론 1회분량 범위가 ㎠당 1014내지 10215일때 이상곡선(37)을 따른다.
제9도는 제7도의 참조번호를 따르며, 여러 저항보다 주어진 1회분량에 대해 더 낮은 열활성 에너지를 가진다.
RABID 소자(곡선(36))은 NCD나 보론 다이오드형 저항보다 주어진 1회분량에 대해 더 낮은 열활성 에너지를 가진다.
결론적으로, 본 발명에 따른 폴리실리콘 저항의 제조시 급속 열 가열냉각 단계로 인하여, -0℃에서 최고 30nA의 전류를 마스크하는 저항이 생성되는데, 이 전류는 표준 보론 도핑 폴리실리콘 저항 경우의 단지 2nA, 표준 폴리실리콘 저항 경우의 단지 0.1nA인 것과 상당한 비교가 된다. -500℃의 군사용 냉온 테스트에서, 본 발명의 RABID 저항은 급속 가열냉각 처리되지 않은 보론 도핑된 폴리실리콘 저항 경우의 0.3nA, 표준 폴리실리콘 저항의 경우의 0.5pA에 비하여 8nA를 마스크 할 것이다. 따라서, 본 발명은 극적으로 개선된 성능을 갖는다.

Claims (14)

  1. 반도체 집적회로용의 저 열활성 에너지를 갖는 폴리실리콘 저항을 제조하는 방법으로서, 제1 및 제2 폴리실리콘 영역을 임의 전기 형태의 도핑 불순물로 도핑하는 단계; 및 제1, 제2 및 제3영역을 가지되, 상기 제3영역이 상기 제1 및 제2영역의 각각에 이웃하여 접촉하게 폴리실리콘 구조물을 형성하여 폴리실리콘 저항 구조물이 형성되도록 다른 전기 형태의 도핑 불순물로 제3폴리실리콘 영역을 도핑하고, 반도체 집적 회로를 신속히 가열시키므로써 약 0.20eV 이하로 상기 폴리실리콘 구조물의 열활성 에너지를 낮추는 단계를 포함하되, 상기 가열은 열활성 에너지가 낮아지기에 충분한 시간동안 상기 반도체 집적 회로를 고강도 방사로 노출시킴에 의한 것임을 특징으로 하는 폴리실리콘 저항 제조방법.
  2. 반도체 집적회로용의 저 열활성 에너지를 갖는 폴리실리콘 저항을 제조하는 방법으로서, 한가지 전기 형태의 불순물로 폴리실리콘의 중간 영역을 도핑하는 단계; 중간 영역과 수평 영역을 가진 폴리실리콘 구조물을 형성하도록 다른 전기 형태의 불순물로 상기 중간 영역과 접촉 인접해서 폴리실리콘의 수평영역을 도핑하므로써 다른 전기 형태의 도핑 영역을 가진 폴리실리콘 구조물이 신속한 가열 냉각 단계를 거치는데, 이때 반도체 집적 회로가 고강도 방사로 폴리실리콘을 노출시키므로써 900℃ 이상 약 1200℃ 이하의 온도로 신속히 가열되며, 약 5초간 순환 온도를 지속시키고, 상기 방사원을 턴오프시켜서 폴리실리콘 구조물의 저항율 및 열활성 에너지를 낮추는 단계를 포함하는데, 상기 열활성 에너지는 0.20eV 이하로 낮아지는 것을 특징으로 하는 폴리실리콘 저항 제조 방법.
  3. 제2항에 청구된 방법으로 제조된 것을 특징으로 하는 반도체 소자.
  4. 실리콘 기판(10), 중첩 필드 산화물층(12) 및 상기 기판(10)상의 폴리실리콘(16)을 구비하되, 상기 폴리실리콘(16)은 임의의 전도 형태의 불순물로 도핑된 제1영역 및 다른 전도 형태의 불순물로 도핑된 제2영역을 갖게한 반도체 소자에 있어서, 상기 반도체 소자는 상기 제1 및 제2영역의 도핑후 가녕냉각되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 제3영역은 상기 제1영역과 제2영역 사이에 위치하는 것을 특징으로 하는 폴리실리콘 저항 제조 방법.
  6. 제1항에 있어서, 다층을 임의 형태의 불순물로 도핑하고, 저항 영역을 형성하여 다른 형태의 불순물로 상기 다층의 도핑하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리실리콘 저항 제조 방법.
  7. 제1항 또는 제5항에 있어서, 상기 제1영역을 P-형 및 N-형 불순물로 도핑하는 단계 및 상기 제2 및 제3영역을 P-형 또는 n-형 불순물로 도핑하는 단계를 포함하는 것을 특징으로 하는 폴리실리콘 저항 제조 방법.
  8. 제6항에 있어서, 상기 제1영역을 P-형 및 N-형 불순물로 도핑하는 단계 및 상기 제3영역을 P-형 또는 N-형 불순물로 도핑하는 단계를 포함하는 것을 특징으로 하는 폴리실리콘 저항 제조 방법.
  9. 제1항 또는 제5항에 있어서, 상기 가열냉각을 위해 이용되는 에너지 인가의 신속한 감소에 의한 가열냉각 단계후 폴리실리콘을 냉각시키는 단계를 추가로 포함하는 것을 특징으로 하는 폴리실리콘 저항 제조 방법.
  10. 제6항에 있어서, 상기 가열 냉각을 위해 이용되는 에너지 인가의 신속한 감소에 의한 가열 냉각 단계후 폴리실리콘을 냉각시키는 단계를 추가로 포함하는 것을 특징으로 하는 폴리실리콘 저항 제조 방법.
  11. 제7항에 있어서, 상기 가열 냉각을 위해 이용되는 에너지 인가의 신속한 감소에 의한 가열 냉각 단계후 폴리실리콘을 냉각시키는 단계를 추가로 포함하는 것을 특징으로 하는 폴리실리콘 저항 제조 방법.
  12. 제8항에 있어서, 상기 가열 냉각을 위해 이용되는 에너지 인가의 신속한 감소에 의한 가열 냉각 단계후 폴리실리콘을 냉각시키는 단계를 추가로 포함하는 것을 특징으로 하는 폴리실리콘 저항 제조 방법.
  13. 제2항에 있어서, 가열냉각을 위한 에너지는 적외선등으로 공급되는 것을 특징으로 하는 폴리실리콘 저항 제조 방법.
  14. 제1항 또는 제5항에 청구된 방법으로 제조된 것을 특징으로 하는 반도체 소자.
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