KR930014970A - 고집적 메모리 셀 캐패시터 제조 방법 및 그 구조 - Google Patents
고집적 메모리 셀 캐패시터 제조 방법 및 그 구조 Download PDFInfo
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 종래의 메모리 셀 캐패시터 제조방법 및 구조도.
제 2 도는 본 발명의 메모리 셀 캐패시터 제조방법 및 구조도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 게이트
23 : 산화막 24 : 폴리실리콘
25 : 사이드 월 26 : 유전체막
27 : 질화막 28 : 선택적 폴리실리콘
29 : 질화막 30 : 산화막
31 : 노드용 폴리실리콘 32 : 유전체막
33 : 플레이트
Claims (2)
- 고집적 메모리 셀 캐패시터 제조방법에 있어서, 실리콘 기판에 게이트 산화막을 성장시킨 후 게이트 폴리실리콘을 도포하여 제1마스크로 게이트를 1차 패터닝하고, 상기 제1마스크보다 상대적으로 작은 제2마스크로 1차 패터닝된 게이트를 2차 패터닝하여 "ㅗ"자형 게이트를 형성하는 단계(a)와, 게이트에 산화막 및 사이드 월을 형성하고 비트라인용 폴리실리콘을 도포한 후 진공 상태에서 소정의 온도로 열처리하므로 표면에 반구형상을 형성하는 단계(b)와, 비트라인용 폴리실리콘을 식각하여 비트라인을 형성한 후 비트라인 중앙부에서 소정의 폭만큼 깍아 홈을 내고 비트라인 측면에 산화막 사이드 월을 형성하는 단계(c)와, 노출된 비트라인에 유전체막을 형성하고, 비트라인에 형성된 홈 중앙에는 질화막을 형성하고, 홈대의 상기 질화막 좌우부에는 선택적 폴리실리콘을 성장시키는 단계(d)와, 상기 홈대의 질화막 상에 질화막 및 산화막 기둥을 형성하고 전면에 노드용 폴리실리콘을 도포하며, PR을 입혀 상기 산화막 기둥위의 노드용 폴리실리콘 및 산화막을 제거한 후 유전체막 및 플레이트를 도포하는 단계(e)를 포함하는 것을 특징으로 하는 고집적 메로리 셀 캐패시터 제조방법.
- 고집적 메모리 셀 캐패시터 구조에 있어서, 게이트가 "ㅗ"자형으로 형성되고, 비트라인 상부에는 홈이 형성되고 이 홈의 중앙 분리 절연막을 제외한 좌우부분에는 노드 폴리실리콘이 형성되어 홈 상부의 기둥측면에 형성되는 노드 폴리실리콘과 연결되고, 비트라인 홈 좌우측면의 상부에는 반구형 폴리실리콘이 형성되는 것을 특징으로 하는 고집적 메모리 셀 캐패시터 구조.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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1991
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Also Published As
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| KR940009639B1 (ko) | 1994-10-15 |
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