KR930006867B1 - 비데오 신호 처리기 - Google Patents

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KR930006867B1
KR930006867B1 KR1019850002411A KR850002411A KR930006867B1 KR 930006867 B1 KR930006867 B1 KR 930006867B1 KR 1019850002411 A KR1019850002411 A KR 1019850002411A KR 850002411 A KR850002411 A KR 850002411A KR 930006867 B1 KR930006867 B1 KR 930006867B1
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토마스 플링 러셀
헨리 윌리스 도날드
토웰 맥닐리 데이비드
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알 씨 에이 라이센싱 코포레이션
글렌 에이취. 브르스틀
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Abstract

내용 없음.

Description

비데오 신호 처리기
제1도는 색도 신호 처리 경로에 신호 과부하 제어회로를 포함하는 디지탈 텔레비젼 수상기의 일부에 대한 블럭도.
제2도 및 제5도는 제1도 회로에 이용될 수 있는 신호 과부하 제어 회로에 대한 블럭도.
제3도는 제2도 신호 과부하 제어 회로 대신 이용될 수 있는 구간적 선형 가중 호로에 대한 논리도.
제4도는 제3도의 회로의 전달 특성에 대한 그래프.
* 도면의 주요부분에 대한 부호의 설명
34 : 포화 배율기 36,36' : 색도 과부하 검출기
38 : 제어 유니트 47 : 신호 가중 소자
49 : 누산기 51 : 기억 소자
53,78 : 비교기 81 : 스케일링 회로
본 발명은 비데오 신호 처리 장치, 특히 처리된 신호의 진폭을 제어하는 장치에 관한 것이다.
본 발명은 텔레비젼 수상기에서의 색도 신호 처리와 관련해서 설명되나, 여기에 한정된 것은 아니다. 텔레비젼 수상기에서, 수신된 비데오 신호는 휘도 성분과 색도 성분으로 분리된다. 이러한 성분을 개별적으로 치리된 후, 영상 디스플레이 디바이스를 구동하기 위해 R,G 및 B 신호를 제공하도록 재조합된다.
상기 색도 성분은 색도 영상 정보로 이어지는 동기 칼라 버스트를 시간 순차 포맷으로 포함한다. 영상 정보의 진폭에 대한 칼라 버스트의 진폭의 비는 일반적으로 규정에 의해 고정된다. 종종, 수신된 신호의 칼라 버스트(및 영상 정보)의 크기는 결점있는 방송 장비나 전송 매체 등으로 인해 원하는 레벨을 벗어난다. 이러한 일탈을 보상하고 색도 신호를 정상 레벨로 회복시키기 위하여, 종래의 수상기는 자동 색도 제어(ACC) 회로를 포함한다. 상기 ACC 회로는 버스트 크기를 사전 설정 기준 레벨과 비교하고, 버스트 신호진폭을 원하는 레벨에서 일정하게 유지하기 위하여 상기 색도 신호를 증폭하거나 감쇄시킨다.
불완전한 ACC 동작 또는 차동 칼라 버스트 영상 정보 일탈로 인하여, 상기 ACC 회로가 색도 신호 크기를 불필요하리만큼 크게 상승시킨다. 그결과, 과도하게 밝은 칼라를 가진 영상을 재생하게 된다. 이러한 현상을 보상하기 위하여, ACC 회로로부터의 색도 신호를 모니터하고 그 크기가 소정 진폭을 초과할때 상기 색도 신호를 감쇄시키는 색도 과부하 회로가 제공된다. 종래의 아날로그 수상기에서, 색도 과부하 기능은 신호를 감쇄시키기 위한 단순한 이득 제어 증폭기와 검출을 위한 다이오드 및 저역 필터에 의해 이행될 수 있다.
비데오 신호를 디지탈식으르 즉 이진 연산법을 이용하여 처리하는 수상기에서, 이득 및 감쇄는 승산의 뜻을 내포하며, 이진 배율기는 비교적 크고 값비싼 디바이스이므로 회피된다. 또한, 다이오드 검출기와 대응하는 비선형 함수를 실행하는 이진 디바이스는 존재하지 않는다. 결국, 색도 과부하 현상을 보호하기에 가장 적합한 신호 경로의 한지점에 색도 신호를 접근시키는 것이 불가능할 수 있다.
본 발명의 원리에 따라서, 디지탈 비데오 신호 진폭 제어장치는 디지탈 비데오 신호원에 결합된 입력 포트, 및 제어 입력 단자를 가진 배율기를 포함한다. 검출기는 상기 디자탈 비데오 신호의 크기에 응답하여 제어 신호를 발생시킨다. 상기 검출기는 소정값 이하의 신호 크기에 대해 제1감도 레벨과, 소정값 이상의 신호 크기에 대해 제2감도 레벨을 제공하는 구간적 선형 가중 수단(piecewise linear weighting means)을 포함한다. 제어 신호를 상기 배율기의 제어 입력 단자에 결합하기 위한 수단이 또한 제공된다.
본 발명의 한 실시예는 다지탈 신호 과부하 보상 회로이다. 상기 회로는 제어 신호를 발생하기 위하여 한필드 주기에 걸쳐 신호 레벨을 평균하는 구간적 선형 검출 기능을 포함한다. 상기 제어 신호는 처리된 신호상에서 동작하는 선행 신호 배율기 회로의 이득 계수를 변경하도록 배열된다. 한 실시예에서, 상기 배율기회로는 색도 신호 포화 배율기이다. 이 실시예에서, 상기 검출기는 포화 배율기 출력 신호를 모니터하고, 검출기 출력신호는 포화 이득 계수를 변경시킨다. 상기 검출기는 불포화 계수의 유져 제어변화를 수용하도록 프로그램 가능하게 만들어진다.
색도 과부하 검출기는 신호 가중 회로와 신호 평균회로를 포함한다. 상기 평균 회로는 한 필드 주기에 결쳐서 가중된 신호의 평균에 대응하는 신호를 발생시킨다. 그후 상기 평균은 과부하 제어 신호로서 인가된다. 상기 가중 회로는 비교적 작은 진폭 신호보다 크게 비교적 큰 진폭 신호를 가중시키도록 배열된다. 상기 가중 회로는 비교적 큰 진폭 신호로부터 비교저 작은 진폭 신호를 구별하는 신호값 XR을 제공하기 기준 발생기를 포함한다. 이 값은 인가된 신호 샘플 Xn에서 감산되고 그 양의 차가 샘플값(S2-S1)(Xn-XR)p을 발생시키도록 제1스케일링 회로에 인가되며 이때 S2-S1은 스케일링 계수이고 (Xn-XR)p는 Xn-XR의 양의 값만을 나타낸다. 인가된 신호 Xn는 신호 샘플 S1Xn을 발생시키는 제2스케일링 회로에 또한 인가되며, 이때 S1은 제2스케일링 계수와 일치한다. 상기 스케일링된 샘플은 그후 다음식에 의해 규정되는 신호는 샘플 Yn을 발생시키도록 합산된다.
Yn=S1Xn(S2-S1)(Xn-XR)p
상기 샘플 Yn은 평균 회로에 인가된 상기 가중 회로는 기준 값 XR을 변화시킴으로써 프로그램된다.
아래의 설명에서, 디지탈 신호는 이진수의 2의 보수, 병렬 비트 형태이다. 도면에서의 소자 사이의 넓은 접속선은 병렬 비트 샘플을 수용하기 위한 병렬 비트 버스이고, 좁은 접속선은 단일 라인 접속부이다. 서로 다른 도면에서 동일한 번호로 표시된 소자는 동일 기능을 실행한다.
제1도는 디지탈 텔레비젼 수상기의 기본 신호 처리 블럭을 도시한 것이다. 이러한 수상기에서, 종래의 아날로그 TV 방송 신호는 안테나(10)에 의해 수신되고 종래의 아날로그 동조기-IF 검출기 회로(12)에 인가된다. 상기 검출기 회로(12)는 아날로그-디지탈 변환기(ADC)(20)에 인가되는 아날로그 기저대합성 비데오 신호를 공급한다. 상기 ADC(20)는 예컨대 칼라 부반송파 주파수의 4배의 비율로 아날로그 비데오 신호에 대한 디지탈 표시를 발생시킨다. 상기 디지탈 비데오 샘플은 합성 비데오 신호의 휘도 및 색도 성분을 분리하는 코음 필터(22)에 인가된다. 상기 휘도 성분은 예컨대 저역 필터, 신호 피킹(peaking)회로, 콘트라스트 제어 회로 등을 포함할 수 있는 휘도 신호 처리 소자(26)에 인가된다. 상기 휘도 신호 처리 소자(26)로부터 처리된 휘도 신호는 매트릭스 회로(30)에 인가되며, 여기서 상기 처리된 휘도 신호는 영상 디스플레이 튜브를 구동시키기 위한 적색 R, 녹색 G 및 청색 B 신호를 발생시키도록 처리된 색도 신호와 조합된다.
코음 필터(22)로부터의 색도 성분은 저주파수 잡음과 혼신 색도(cross chrominance)를 제거하는 대역 통과 필터(24)에 인가된다. 대역 통과 여파된 색도 신호는 칼라 버스트의 진폭을 일정하게 유지하도록 색도 신호의 진폭을 조절하는 ACC-칼라 킬러(killer) 회로(28)에 인가된다. 대안으로, 색도 신호의 진폭이 소정의 허용 가능 레벨 이하로 떨어질 경우, 상기 ACC-칼라 킬러 회로(28)는 0값의 색도 신호를 출력한다.
상기 ACC 칼라 킬러 회로(28)로부터의 색도 신호는 포화 배율기(34)에 인가되는데, 이때 신호 샘플은 시청자가 선호하는 정도로 재생된 영상 칼라 강도를 조절하도록 스케일링 된다. 상기 포화 배율기(34)로부터의 출력 샘플은 색도 신호를 예컨대 직각 관련 색차 신호(R-Y), 및 (B-Y)로 복조하는 칼라 복조기회로(32)에 인가된다. 상기 색차 신호는 매트릭스 회로(30)에 인가된다. 상기 포화 배율기(34) 및 복조기(32)의 상대적 위치는 서로 바뀔수도 있음을 주목해야 한다.
디지탈 수상기에서 대다수 신호 처리 소자는 중앙 제어 유니트의 제어하에서 동작한다. 편의상, 제1도에서 상기 제어 유니트는 포화 배율기(34)에만 결합되는 것으로 도시된다. 이때 제어 유니트는 유져 포화 제어 신호를 받아들이고 이 신호를 배율기(34)에서 받아들일 수 있는 포맷으로 변환한다.
제1도에는, 배율기(34)의 출력에 결합되는 신호 레벨 제어 소자 또는 색도 과부하 검출기(COD)(36)가 존재한다. COD(36)는 한 필드/프레임 간격 동안 색도 신호의 평균 값과 관련된 신호를 발생시키고, 이 평균 신호는 제어 유니트(38)에 인가된다. 이 평균값에 응답하여, 상기 제어 유니트(38)는 시청가자 선호하는 평균 영상 칼라 포화 또는 강도를 유지하도록 배율기(34)에 인가된 포화 스케일 계수를 재조정한다.
포화 배율기(38)에 앞서 색도 신호가 모니터되는 또다른 COD 장치가 가상 블럭(40)으로 표시된다. 이때, 상기 COD는 유져에 의해 발생된 포화 변화를 제거하려 하지 않는다. 이 COD 및 다른 COD 장치에서, 신호 과부하 시스템은 상기 기능을 실행하는데 필요한 추가 부품을 최소화하기 위해 선행 신호 배율기(예를들면, 소자(34))를 통합한다.
검출기가 COD(36)에서와 같은 프로그램 가능 기능이 아닌 고정된 검출 기능을 구비하도록 설계될 수 있기 때문에 배율기에 앞서 COD 회로를 접속하는 것이 좋다. 그러나 TV 설계자는 포화 배율기의 입력 접속부에 접근하지 않을 수도 있다. 예컨대, TV 수상기가 대략 서부 독일, 프레이버그, 소재의 아이티티 인터르메탈에 의해 제조된 디지트 2000VLSI 디지탈 텔레비젼 처리 회로 주변에 설계될 경우, 설계자는 단지 포화 배율기 출력 신호에만 접근하고 제어 유니트를 통하여 배율기 스케일 계수 입력에 간접적으로 접근한다. 이때, 설계자는 소자(36)를 가진 장치에 따라 COD 기능을 실행하지 않으면 안된다.
제2도는 색도 과부하 검출기(36')를 좀더 상세히 도시한 것이다. 포화 배율기(34)의 입력이 비복조 색도신호인 것으로 가정하자. 이 신호는 위상 및 진폭 변조된 정현파이고, 결과적으로 신호의 디지탈 표시 크기는 순간 샘플링 위상에 따라 변할 것이다. 샘플율이 칼라 부반송파율의 4배라고 가정했을 경우, 이것은 교번 연속 샘플이 직각 관계로 되게 한다. 과부하 조정에 대한 중요성은 연속 샘플의 값이 아니라 색도 신호의 크기 또는 피크 변동이다. 그러므로, 색도 신호의 크기를 우선 검출할 필요가 있다. 이 기능은 배율기(34)의 출력 접속부에 결합된 소자(45)에 의해 실행된다. 소자(45)는 상기 크기를 결정하기 위하여 인접한 샘플의 연속 페어의 자승의 합의 제곱근을 계산하는 기능을 실행할 수 있다. 대안으로 상기 소자(45)는 상기 크기 등을 평가하는 디바이스일 수도 있다. 또한, 전체 기능이 일반적으로 색도 신호의 최대값을 제한하도록 설계되기 때문에 크기 계산시 샘플의 비교적 최하위 비트를 반드시 포함할 필요는 없을 것이다.
크기 샘플은 구간적 선형 전달 함수를 갖는 신호 가중 소자(47)에 인가된다. 이 전달 함수는 두개의 경사함수이며, 비교적 작은 진폭의 신호보다 훨씬 강하게 비교적 큰 진폭의 신호를 가중하도록 설계된다. 전달함수의 형태는 아날로그 과부하 검출기에 사용된 형태의 다이오드 또는 트랜지스터 베이스-에미터 전달 특성과 거의 일치한다.
신호 가중 소자(47)로부터의 가중된 크기의 값은 누산기(49)에 인가되는데, 이 누산기(49)는 가중된 값을 합산하거나 또는, 소정의 시간 간격 동안, 예를들면 필드나 프레임 주기 동안 소정의 값을 초과하는 회수를 계수한다. 상기 누산기(49)에 의해 제공된 누산된 값이나 통합된 값은 비교적(53)에 한 입력 신호로써 인가된다. 기억 소자(51)로부터의 과부하 기준값은 비교기(53)에 제2입력 신호로서 인가된다. 누산된 값이 기준값을 초과할 경우, 비교기는 배율기(34)에 인가되는 배율 계수가 감소되어야 함을 나타내는 신호 제어 유니트(38)에 공급한다. 상기 비교기는 차값 그 자체를 배율 계수에 대해 요구되는 퍼센트 변화의 표시값으로 나타내도록 배열될 수 있다. 대안으로 비교기는 차에 대한 극성만을 나타내도록 배열될 수 있다. 후자의 경우, 제어 유니트는 비교기가 신호를 제공하는 간격마다 배율 계수를 고정된 크기만큼 증가시키거나 또는 감소시키도록 프로그램된다.
제어 유니트(38)가 예컨대 마이크로프로세서일 경우 기억 소자(51) 및 비교기(53)가 적절한 소프트웨어 프로그램을 통해 그안에 통합될 수 있음을 쉽게 인지하게 될 것이다.
시스템이 정상 상태(steady state) 에서 동작하고 유져가 재생된 영상 칼라 포화를 증가시키려 시도한다고 즉, 포화 배율 계수에 대한 유져 제어 기여도를 증가시키려고 한다고 가저하자. 그밖의 아무것도 변경되지 않을 경우 누산기(49)에 의해 누산된 값 출력뿐만 아니라 배율기(34) 및 검출기(45)의 출력에서의 신호의 크기가 증가될 것이다. 이 후자의 강하된 값은 제어 유니트(38)로 하여금 유져 지시 포화 증가를 저하시키게 하는데, 요컨대 포화 제어를 억제시킨다(앞서 지적된 바와같이 이러한 문제점은 검출기 입력이 배율기에 앞서 결합되는 곳에서 발생하지 않는다). 과부하 보호, 즉 포화 배율기의 자기 억제 양상(self defeating aspect)을 극복하기 위하여, 신호 가중 소자(47)의 전달 함수가 유져 제어 포화 변화와 동시에 변경된다. 비교적 큰 포화값의 설정을 위하여, 상기 가중 회로는 인가된 신호의 비교적 큰 퍼센트에 대해 반응을 덜 일으키도록 프로그램되면 그 역도 성립한다.
검출기 가중회로는 제3도에 도시되고, 그 응답 곡선을 제4도에 도시된다. 응답은 0에서부터 경사의 니이(knee)까지 저값의 경사도와 상기 니이를 지나는 입력값에 대한 고값의 경사도를 포함하는 두 경사 응답이다. 저 값의 경사도 및 고 값의 경사도는 각각1/2과
Figure kpo00001
이며, 상기 니이는 횡좌표상의 값 XR에 위치한다. 값 XR이하의 값을 가진 상기 크기 검출기(475)(제2도 참조)로부터 인가된 색도 신호 크기 값은 계수 1/2만큼 배율되고 값 XR이상의 크기 값이 계수
Figure kpo00002
만큼 배율된다. 따라서, 전체 검출기는 비교적 큰 크기의 신호에 대해 훨씬 더 민감하다. 그 결과, 비교적 높게 포화된 작은 영상 영역이 부자연스럽게 강해지거나 밝아지는 것을 방지하게 된다.
가중 소자에 대한 프로그램 가능성은 상기 경사 니이의 위치나 값은 변경시킴으로써 제공된다(이 변화는 통상적으로 과부하 기준의 동시 변화를 수반하게 될 것이다). 상기 니이가 보다 낮은 값, XRL을 향해 우측으로 연장됨에 따라, 인가된 신호의 비교적 작은 샘플이 비교적 큰 경사값에 의해 영향을 받기에 충분하다.
Xn이 가중 회로에 인가된 제n번째의 크기 샘플과 같고 Yn이 가중회로(47)(제2도 참조)에 의해 발생된 제n번째 가중 샘플이라고 하자. Yn의 값은 아래식과 같다.
Yn=S1Xn+(S2-S1)(Xn-XR)p (1)
여기서 S1과 S2는 신호 가중 소자(47)의 전달 함수에 대한 비교적 작은 경사값과 비교적 큰 경사 값을 나타내며, 량(Xn-XR)p 은 단지 양의 차(Xn-XR)에 대해서만 0이 아니다. 따라서, 항(S2-S1)(Xn-XR)p 은 (Xn-XR)의 값이 음일 때와 0일때 0이 된다. 니이 값이 XR인 경우에 대해, 과부하 기준은 RR이라고 가정하자. 누산기(49)의 출력, OA는 한 필드 주기에 걸친 합으로 표현될 수 있다.
Figure kpo00003
그리고 비교기(53)의 출력 Co는 다음이 차로 표현될 수 있다.
Co=OA-RR(3)
유져가 포화 이득에 대한 유져 입력을 계수 M만큼 증가시키는 것으로 생각하자. 이것은 동일한 영상 신호에 대한 크기 Xn'가 원래 크기의 M배로 되게 하는데, 다음식과 같이 된다.
Xn'=MXn (4)
포화 이득의 유져 입력이 계수 M만큼 변화될 때 제어 유니트는 전달 함수의 니이를 원래 니이 값 XR의 M배만큼 변화시킨다. 이 제어 유니트(38)(제2도 참조)는 또한 과부가 기준을 원래 기준값 RR의 M배와 같은 새로운 값으로 RR'로 변화시킨다. 배율기 이득이 변화한다고 가정하면, 시호 가중 소자(47)에 의해 제공된 새로운 값 Rn'는 다음식에 의해 주어진다.
Yn'=S1Xn'+(S2-S1)(Xn'-XR')p(5)
=S1MXn+(S2-S1)(MXn-MXR)p(6)
또는
Yn'=MYn (7)
이다.
상기 누산기(49)에 의한 값 OA'의 출력은 다음식과 같다.
OA'=∑Yn'=M∑Yn (8)
그리고 비교기(53)에 의한 새로운 값 Co'출력은 다음식과 같다.
Co'=OA'-RR' (9)
=∑Yn'-RR' (10)
=M(∑Yn-RR) (11)
=MCo (12)
따라서 루프는 그것이 포화 계수가 증가되기 전에 안정되는 크기 값의 M배에서 안정될 것이다.
제3도는 제4도에 도해된 전달 특성을 가진 프로그램 가능 가중 회로의 실시예를 도해한 것이다. 크기 검출기(45)로 부터의 크기 값이 입력 포트(60)에 인가된다. 이들 값은 피감수로서 감산기 회로(61)에 인가된다. 제어 유니트(38)로 부터의 니이 값은 감산기 회로(61)에 감수로써 인가되어 값(Xn-XR)을 제공한다. 이들 차에 대한 최상위 또는 부호 비트가 AND 게이트(62)의 반전 입력에 인가되고 나머지 비트는 AND 게이트(62)의 비반전 입력 단자에 인가된다. 상기 처리가 2의 보수 샘플을 이용하여 실행되는 것으로 가정했기 때문에 차(Xn-XR)의 최상위 비트 MSB는 양의 차에 대해서는 제로 또는 저 논리이고 음의 차에 대해서는 1 또는 고 논리이다. 이와같이, AND 게이트(62)는 0 이상의 차(Xn-XR)p만을 통과시킬 것이고, 0과 같거나 그 이하의 차에 대해서는 0 값을 통과시킬 것이다. AND 게이트(62)는 다수의 2 입력 AND 게이트로 실현될 수도 있는데, 한 입력은 차 샘플의 각 값 비트에 대한 것이다. 다수의 AND 게이트는 각각 차 샘플의 부호 비트에 결함된 반전입력과 차 샘플의 값 비트 각각에 결합된 각각의 비반전 입력을 갖는다.
AND 게이트(62)로부터의 차값은 두 경사의 차(S2-S1)만큼 상기 차를 배율하는 배율기 회로(64)에 인가된다. S1이
Figure kpo00004
과 같고 S2 가
Figure kpo00005
과 같을 경우, (S2-S1)은 2의 자승인 4와 같다. 이 예에서 배율기(64)는 어떠한 회로 부품도 필요로 하지않는, 연결된 비트 좌향 시프트 소자로 감소될 수 있다. 배율기(64)로 부터의 출력값은 가산기 회로(65)의 한 입력 포트에 인가된다.
입력 포트(60)에서의 크기 샘플은 또한 제2배율기 회로(63)에 인가된다. 배율기 회로(63)는 크기 샘플 Xn을 경사 계수 S1만큼 배율한다. S1을
Figure kpo00006
과 동일하게 선택하는 것은 어떠한 회로 부품도 필요로 하지 않는, 하드 연결된 우향 시프트 소자를 가진 배율기(63)의 실현을 허용한다.
배율기(63)로 부터의 출력값은 가산기(65)의 제2입력 포트에 인가된다. 가산기(65)는 Yn과 동일한 출력값을 발생한다(값 Yn을 정의하는 식(1)은 제4도의 전달 함수를 설명하는 것임을 쉽게 알 수 있다).
나이를 이동시키거나 제3도의 장치를 프로그래밍하는 것은 단지 감산기 소자(61)에 인가된 니이 값만을 변경시킬 것을 요구한다. 상기 제어 유니트는 소정의 동작점에 대하여 니이 값, 포화값 및 과부하 기준값에 대응하는 파라미터 세트로 프러그램된다. 포화값이 유져에 의해 변경될 때마다, 제어 유니트는 기억된 파라미터 세트로부터, 포화 변화와 비례하여, 새로운 니이와 과부하 기준값을 계산하며, 계산된 값을 회로에 인가한다. 일단 원하는 포화 레벨이 설정되면, 포화 배율기에 인가된 포화값은 비교기 출력 응답에 따라 화상 또는 필드 순으로 변화된다. 상기 비교기 출력이 양의 값 또는 음의 값인 경우, 포화 배율기는 비교기 출력을 0으로 감소시키도록 제어 유니트에 의해 자동적으로 감소되거나 증가된다.
제5도는 COD시스템에 대한 또다른 실시예를 도해한 것이다. 비복조된 색도 신호 또는 복조된 색차 신호중 하나일 수 있는 색도 신호가 포화 배율기(76)의 입력 포트(75)에 인가된다. 조합된 포화, 즉 COD 이득 제어 신호가 신호 버스(88)를 경유하여 배율기(76)의 이득 제어 입력 포트에 인가된다. 배율기(76)로부터의 이득 제어 색도 신호는 버스(89)상에 출력된다. 유져 발생 포화 제어 신호는 버스(83)를 경유하여 제5도의 회로에 인가된다.
포화 제어값은 제1및 제2스케일링 회로(80 및 81)에 인가된다. 스케일링 회로(80)는 구간적 선형 기중회로(77)에 대한 니이 값을 발생시킨다. 스케일링 회로(80)는 상기 포화 신호를 계수
Figure kpo00007
만큼 배율하는데, 여기서 K1은 최대 가용니이 값이고 MaxSat는 최대 가용 포화값이다. 따라서, 인가된 포화값이 값 MaxSat와 동일할 때, 가증 회로(77)에 인가된 니이값은 K1이 될 것이다. 다른 모든 니이 값은 최근 인가된 포화값에 비례한다.
버스(89)상의 출력 색도 신호는 가증 회로(77)의 신호입력 포트에 인가된다. 가증 회로(77)는 제3도에 도시된 형태로 구성될 수 있다. 가증 회로(77)로 부터의 가증된 색도 샘플은 비교기(78)의 제1입력 포트에 인가된다.
스케일링 회로(81)는 비교기(78)의 제2입력 포트에 인가되는 과부하 기준값을 발생시킨다. 스케일링 회로(81)는 포화값을 계수
Figure kpo00008
만큼 배율하는데, 여기서 K2는 포화값이 MaxSat와 같고 인가된 니이 값이 K1일 때 적합한 과부하 기준값 MaxRsf에 일치한다. 포화값에 응답하는 스케일링 회로(81)는 현재의 포화값에 비례하는 과부하 기준값을 발생시킨다.
비교기(78)는 각각 과부하 기준값보다 크거나 작은 가증된 색도 샘플에 대해 0이 아니거나 또는 0인 논리상태를 가진 2증 레벨 출력 신호를 공급한다. 비교기(78)는 클럭 신호 ΦS에 의하여 샘플율로 클럭되어, 각각의 샘플 비교 후 0 출력 신호로 복귀한다. 따라서 기준값보다 큰 각각의 가증된 색도 샘플이 비교기(78)의 출력 단자에 펄스를 발생시킨다.
비교기(78)로 부터의 출력 펄스는 예컨대 1프레임 주기에서 발생하는 펄스수를 계수(countion)하는 카운터 회로(79)에 인가된다. 현재 프레임 주기에서 발생하는 펄스의 수에 대한 출력 카운트는 수직 동기 펄스와 동기화되는 클럭 신호 Vsync/2에 응답하여 래치(90)안에 기억된다. 동시에, 카운터(79)는 후속 프레임에서의 과부하 펄스를 계수하기 위한 준비로서 0으로 리세트된다.
버스(83)상에서의 포화값은 소자(82)에서 루프 이득 상수와 동일한 계수(factor) K3만큼 배율된다. 래치(90)안에 기억된 과부하 카운트는 감산기(84)에서 스케일링된 포화값으로 부터 감산되며, 그 차는 저역 필터(85)에서 저역 통과 여파된다. 상기 저역 필터(85)는 최소한 한 프레임 주기만큼 긴 시정수를 갖는다. 저역 필터(85)는 최소한 한 프레임 주기만큼 긴 시정수를 갖는다. 저역 필터(85)로 부터의 신호는 소자(86)에서 루프 이득 K3에 의해 나누어지며, 가장 많은 신호 샘플을 MaxSat의 값으로 제한하는 제한기(87)에 인가된다. 제한기(87)의 출력은 버스(88)를 경유하여 배율기(76)에 이득 입력으로서 인가된다. 점선(100)으로 둘러싸인 모든 소자가 마이크로프로세서 장치안에 포함될 수 있음을 주목해야 한다.

Claims (9)

  1. 디지탈 비데오 신호원, 및 상기 디지탈 비데오 신호원에 결합된 신호 입력 포트, 진폭 제어된 신호가 이용될 수 있는 출력 포트, 및 제어 입력 단자를 가진 배율기(multiplier)를 포함하는 디지탈 비데오 신호의 진폭을 제어하기 위한 비데오 신호 처리기에 있어서, 상기 배율기의 상기 출력 포트에서 상기 디지탈 비데오 신호의 크기에 응답하여, 제어 신호를 발생시키고 소정값 이하의 신호 크기에 대한 제1감도 레벨과, 상기 소정값 이상의 신호 크기에 대한 제2감도 레벨을 제공하는 구간적(piecewise)선형 가증 수단(47)를 포함하는 검출기(36'), 및 상기 제어 신호를 제어 입력 단자에 결합하는 수단(38)을 포함하는 것을 특징으로 하는 비데오 신호 처리기.
  2. 제1항에 있어서, 상기 구간적 선형 가증 수단(47)이 두개의 경사 전달함수 교차점이 니이 값(knee value)에 의해 규정되며, 상기 니이 값의 소스(38)와, 상기 디지탈 비데오 신호 크기와 상기 니이 값 사이의 차를 제공하는수단(61)과, 상기 차에 응답하여 상기 차증 양의 값만을 통과시키는 수단(62)과, 상기 양의 차를 상기 경사중 하나와 관련된 제1계수만큼 배율하기 위한 수단(64)과, 상기 디지탈 비데오 신호 크기를 상기 경사중 다른 하나와 관련된 제2계수 만큼 배율하기 위한 수단(63), 및 가증된 디지탈 비데오 신호 크기값을 발생시키기 위해 상기 배율된 차와 상기 배율된 신호 크기를 조합하는 수단(65)을 포함하는 것을 특징으로 하는 비데오 신호 처리기.
  3. 제2항에 있어서, 상기 검출기(47)가 교번 니이 값을 공급하기 위한 수단(38)을 포함하는 것을 특징으로 하는 비데오 신호 처리기.
  4. 제2항에 있어서, 상기 검출기(47)가 상기 가증된 디지탈 비데오 신호 크기값에 응답하여 소정 주기에 걸쳐서 상기 가증된 디지탈 비데오 신호 크기값의 합과 대응하는 신호를 발생시키는 누산기(49)와, 과부하된 기준값 소스(51), 및 상기 누산기로부터의 신호를 상기 과부하 기준값에 대해 비교하고 그 비교 결과가 상기 제어 신호와 대응하게 되는 비교기(53)를 포함하는 것을 특징으로 하는 비데오 신호 처리기.
  5. 제2항에 있어서, 상기 검출기(47)가, 과부하 기준값의 소스(81)와, 상기 과부하 기준값을 상기 가증된 디지탈 비데오 신호값과 비교하며, 상기 과부하 기준 값을 초과하는 각각의 가증된 디지탈 비데오 신호 샘플에 대한 출력 펄스를 제공하는 비교기(78), 및 상기 소정 주기 동안 발생하는 , 상기 출력 펄스의 수, 즉 상기 제어 신호에 대응하는 펄스의 수를 계수하는 수단(79)을 포함하는 것을 특징으로 하는 비데오 신호 처리기.
  6. 제4항 또는 제5항에 있어서, 상기 제어 신호를 상기 제어 입력 단자에 결합시키는 수단(38)이, 상기 제어 입력 단자로의 인가를 위한, 유져 결정 이득값을 제공하는 유져 입력 신호원을 포함하고, 제공된 제어 신호에 응답하여 상기 유져 결정 이득값을 변경시키도록 프로그램되는 제어 유니트(38)를 포함하는 것을 특징으로 하는 비데오 신호 처리기.
  7. 제6항에 있어서, 상기 검출기(36')가, 상기 배율기(34)의 출력 포트에 결합되고, 상기 제어 유니트(38)가 상기 니이 값 및 상기 과부하 기준값(51)을 변경시키도록 상기 유져 입력 신호원으로부터의 유져 입력 신호의 변화에 응답하는 것을 포함하는 것을 특징으로 하는 비데오 신호 처리기.
  8. 제7항에 있어서, 상기 제어 유니트(38)가, 상기 니이 값 및 과부하 기준값(51)을 유져 입력 신호에서의 상기 변화에 비례하여 변화시키도록 프로그램되는 것을 특징으로 하는 비데오 신호 처리기.
  9. 제1항에 있어서, 상기 배율기(34)가 색도 신호 포화 이득 배율기인 것을 특징으로 하는 비데오 신호 처리기.
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