KR930002956A - 데이타 전달 제어 장치 - Google Patents

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KR930002956A
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유꼬 미쯔히라
쯔요시 가따요세
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세끼모또 다다히로
니뽄 덴끼 가부시끼가이샤
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    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/20Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

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Abstract

내용 없음.

Description

데이타 전달 제어장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 본 발명의 제 1실시예에 따른 DMA제어기를 이용한 정보 처리 시스템의 구성을 도시한 블럭도,
제 2도는 본 발명의 제 1실시예에 따른 DMA 제어기의 주요부의 구성을 도시한 블럭도,
제 3도는 제 1도에 도시된 제 1실시예에 따른 DMA제어기를 이용한 DMA 전달 제어부의 내용(contents)을 설명한 플로우차트,
제 6도는 본 발명의 제 1실시예에 따른 DMA 전달에서 CPU에 의한 인터럽트 처리 프로그램 루틴을 설명한 플로우챠트.

Claims (6)

  1. CPU 및 주변부로 부터 전달된 데이타를 저장하는 다수의 영역을 가진 메모리 사이에서의 데이타 전달을 다이렉트 메모리 억세스를 이용하여 제어할 데이타 전달 제어 장치에 있어서, 메모리의 데이타 영역내에 데이타 전달을 위한 데이타의 어드레스를 저장할 어드레스 저장수단, 데이타 전달이 수행될 때마다 어드레스 저장수단의 어드레스르 갱생한 수단, 전달될 데이타수를 저장할 데이타수 저장수단, 데이타 전달이 수행될 때마다 데이타 수 저장 수단에서 값을 갱생할 수단과, 데이타 전달 요구문에 따라 어드레스 저장 수단에 의해 나타낸 데이타 영역내의 데이타 전달을 수행할 수행 제어 수단을 포함하며, 상기 수행 제어 수단은 데이타 전달 요구와 동시에 데이타 전달의 수행을 인가하거나 금지하는 여부를 나타내는 정보를 저장할 인가 정보 저장수단, 다음 전달 영역에 대한 데이타 전달을 수행하는 여부를 나타내는 정보를 미리 저장할 다음 영역 정보 저장 수단과, 인가 정보 저장 수단에서의 값에 따라 데이타 전달을 수행하거나 금지하도록 데이타수 저장 수단에서의 값이 예정된 값이될 시에 다음 영역 정보 저장 수단내의 인가 정보 저장 수단으로 적재할 적재 수단을 포함하는 것을 특징으로 하는 데이타 전달 제어 장치.
  2. 제 1항에 있어서, 데이타수 저장수단에서의 값이 예정된 값이될 시에 어드레스 저장 수단에서 세트될 다음 전달 영역의 어드레스를 미리 저장할 다음 영역 어드레스 저장 수단과, 데이타수 저장 수단에서 세트될 다음 영역에 대한 전달 데이타수를 미리 저장할 다음 영역 데이타수 저장 수단을 포함하는 것을 특징으로 하는 데이타 전달 제어장치.
  3. 제 1항에 있어서, 다음 영역에 대한 데이타 전달이 연속될 시에 다음 영역 정보 수단에서 전달을 인가할 정보와, 연속되지 않을 시에 전달을 금지할 정보를 세트 할 수단을 포함하는 것을 특징으로 하는 데이타 전달 제어장치.
  4. 제 1항에 있어서, 전달의 비상 정지를 위한 요구와 동시에 인가 정보 저장 수단을 직접 세트할 수단을 포함하는 것을 특징으로 하는 데이타 전달 제어 장치.
  5. 제 1항에 있어서, 연속적으로 데이타 전달 영역수를 저장할 전달 영역수 저장 수단, 전달 데이타 수 저장 수단에서의 값이 갱생 결과로서 예정된 값이 될 시에 전달 영역수 저장 수단에서의 값을 갱생할 영역수 갱생 수단과, 전달 데이타 수 저장 수단에서의 값이 갱생 결과로서 예정된 값이 될 시에 다음 영역 정보 저장 수단내에 저장된 값을 전달 인가 정보 저장 수단으로 세트할 수단을 포함하는 것을 특징으로 하는 데이타 전달 제어 장치.
  6. 제 5항에 있어서, 전달을 금지할 정보는 상기 다음 영역 정보 저장 수단에서 미리 세트되는 데이타 전달 제어 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920012560A 1991-07-15 1992-07-15 데이타 전송 제어 장치 KR960007839B1 (ko)

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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05108548A (ja) * 1991-10-15 1993-04-30 Nec Ic Microcomput Syst Ltd Dmaコントローラ
JP3471384B2 (ja) * 1993-03-19 2003-12-02 富士通株式会社 データ転送装置及びデータ転送処理方法
JPH0736806A (ja) * 1993-07-15 1995-02-07 Nec Corp Dma方式
AU703975B2 (en) * 1993-07-15 1999-04-01 Nec Corporation DMA operable in compliance with pointers, each including a discrimination bit
US5634076A (en) * 1994-10-04 1997-05-27 Analog Devices, Inc. DMA controller responsive to transition of a request signal between first state and second state and maintaining of second state for controlling data transfer
US5619728A (en) * 1994-10-20 1997-04-08 Dell Usa, L.P. Decoupled DMA transfer list storage technique for a peripheral resource controller
US5732279A (en) * 1994-11-10 1998-03-24 Brooktree Corporation System and method for command processing or emulation in a computer system using interrupts, such as emulation of DMA commands using burst mode data transfer for sound or the like
KR0135813B1 (ko) * 1994-12-19 1998-06-15 김광호 엠피이지으로 압축된 데이타 전송방법 및 그 방법을 수행하기 위한 장치
JPH08307617A (ja) * 1995-05-10 1996-11-22 Canon Inc 通信装置
US5954811A (en) * 1996-01-25 1999-09-21 Analog Devices, Inc. Digital signal processor architecture
US5896543A (en) * 1996-01-25 1999-04-20 Analog Devices, Inc. Digital signal processor architecture
US5754884A (en) * 1996-05-20 1998-05-19 Advanced Micro Devices Method for improving the real-time functionality of a personal computer which employs an interrupt servicing DMA controller
US6055583A (en) * 1997-03-27 2000-04-25 Mitsubishi Semiconductor America, Inc. DMA controller with semaphore communication protocol
US6453334B1 (en) 1997-06-16 2002-09-17 Streamtheory, Inc. Method and apparatus to allow remotely located computer programs and/or data to be accessed on a local computer in a secure, time-limited manner, with persistent caching
US6002882A (en) * 1997-11-03 1999-12-14 Analog Devices, Inc. Bidirectional communication port for digital signal processor
US6055584A (en) * 1997-11-20 2000-04-25 International Business Machines Corporation Processor local bus posted DMA FlyBy burst transfers
US6061779A (en) * 1998-01-16 2000-05-09 Analog Devices, Inc. Digital signal processor having data alignment buffer for performing unaligned data accesses
US6412027B1 (en) * 1998-02-11 2002-06-25 Globespanvirata, Inc. Direct memory access controller having on-board arbitration circuitry
US6092124A (en) * 1998-04-17 2000-07-18 Nvidia Corporation Method and apparatus for accelerating the rendering of images
JP2001350713A (ja) * 2000-06-07 2001-12-21 Hitachi Ltd 転送制御装置
US6654818B1 (en) * 2000-06-22 2003-11-25 International Business Machines Corporation DMA access authorization for 64-bit I/O adapters on PCI bus
US7062567B2 (en) 2000-11-06 2006-06-13 Endeavors Technology, Inc. Intelligent network streaming and execution system for conventionally coded applications
US8831995B2 (en) 2000-11-06 2014-09-09 Numecent Holdings, Inc. Optimized server for streamed applications
US7047328B1 (en) * 2001-07-13 2006-05-16 Legerity, Inc. Method and apparatus for accessing memories having a time-variant response over a PCI bus by using two-stage DMA transfers
US6922740B2 (en) * 2003-05-21 2005-07-26 Intel Corporation Apparatus and method of memory access control for bus masters
US7383363B2 (en) * 2004-11-20 2008-06-03 Marvell International Technology Ltd. Method and apparatus for interval DMA transfer access
US8024523B2 (en) 2007-11-07 2011-09-20 Endeavors Technologies, Inc. Opportunistic block transmission with time constraints
US20070240011A1 (en) * 2006-04-05 2007-10-11 Texas Instruments Incorporated FIFO memory data pipelining system and method for increasing I²C bus speed
US8261345B2 (en) 2006-10-23 2012-09-04 Endeavors Technologies, Inc. Rule-based application access management
US8892738B2 (en) 2007-11-07 2014-11-18 Numecent Holdings, Inc. Deriving component statistics for a stream enabled application
JP2011530744A (ja) * 2008-08-06 2011-12-22 アスペン・アクイジション・コーポレーション 停止可能および再始動可能dmaエンジン
JP5790043B2 (ja) * 2011-03-14 2015-10-07 株式会社リコー データ転送システム及びデータ転送方法
US11321249B2 (en) * 2018-03-26 2022-05-03 Samsung Electronics Co., Ltd. Mechanism to autonomously manage SSDS in an array

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4430705A (en) * 1980-05-23 1984-02-07 International Business Machines Corp. Authorization mechanism for establishing addressability to information in another address space
US4703418A (en) * 1985-06-28 1987-10-27 Hewlett-Packard Company Method and apparatus for performing variable length data read transactions

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