KR920013893A - 제어된 출력전압 스윙을 갖춘 고속 bi-CMOS 차동 증폭기용 방법 및 장치 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 부하전류 제어회로의 개략도이다. 제4도는 본 발명에 포함된 센스증폭기의 개략도이다
Claims (35)
- a)한쌍의 부하장치를 포함하고, 제1저레벨 논리신호를 수신하기 위해 결합된 제1입력부, 상기 제1저레벨 논리신호에 상보적인 제2저레벨 논리신호를 수신하기 위해 결합된 제2입력부, 센스증폭기의 출력전압 스윙을제어하는 부하전류 제어수단으로부터 바이어스 전압을 수신하기 위해 결합된 제3입력부 및 외부공급 인에이블신호를 수신하기 위해 결합된 제4입력부와 제1 및 제2출력부를 추가로 갖춘 적어도 하나의 센스 증폭기 b)주어진 고레벨 논리신호와 그것의 상보 고레벨 논리신호 사이의 원하는 전압차로 구성된 기준스윙 전압을 수신하기 위해 결합된 제1입력부, 고속 차동증폭기내 상기 부하와 기하학적으로 유사한 장치에 걸친 전압 강하로 구성된 시뮬레이트된 부하 전압을 차동증폭기내 상기 부하를 시뮬레이트하는 시뮬레이트된 부하로 부터 수신하기 위해 결합된 제2입력부 및 출력부를 갖추며, 상기 증폭기 내의 상기 부하장치를 시뮬레이트하기 위한 부하 전류제어수단으로 구성되며, 상기 부하전류제어수단은 상기 시뮬레이트된 부하전압과 상기 기준 스윙전압을 비교하고, 상기 시뮬레이트된 부하에 걸친 시뮬레이트된 전압강하가 상기 기준 스윙전압과 같은 경우에 상응한 출력 바이어스 전압을 생성하고; 상기 센스증폭기는 상기 제1 및 제2저레벨 논리입력 신호를 증폭된 제1및 제2고레벨논리신호로 증가하고, 상기 바이어스 전압은 상기 제1및 제2고레벨 논리신호의 출력전압 스윙이 상기 기준 스윙전압과 동일하도록 상기 부하장치내의 전류흐름을 제어하고, 상기 제1및 제2고레벨 논리신호는 차동증폭기의 제어된 출력 스윙으로 구성되는 것을 특징으로 하는 저레벨 상보논리신호 증폭용 제어된 출력전압 스윙을 갖춘 고속 차동 증폭기.
- 제1항에 있어서, 부하전류제어 수단의 시뮬레이트된 부하는 P채널 트랜지스터로 구성되는 것을 특징으로 하는 고속 차동증폭기.
- 제1항에 있어서, 부하전류제어수단의 기준스윙전압은 폐쇄루프 피드포워드 기준전압으로 구성되는 것을 특징으로 하는 고속 차동 증폭기.
- 제1항에 있어서, 부하전류 제어수단의 기준 스윙전압은 바이폴라 트랜지스터로 구성되는 것을 특징으로 하는 고속 차동 증폭기.
- 제1항에 있어서, 부하전류 제어수단의 기준스윙전압은 상기 바이폴라트랜지스터의 Vbe로 구성되는 것을 특징으로 하는 고속 차동 증폭기.
- 제1항에 있어서, 부하전류 제어수단의 기준스윙 전압은 0.7볼트로 구성되는 것을 특징으로 하는 고속 차동증폭기.
- 제1항에 있어서, 부하 전류제어 수단은 스윙전압기준을 발생하기 위해 바이폴라 트랜지스터의 베이스-에미터 전압을 사용하는 것을 특징으로 하는 고속 차동 증폭기.
- 제1항에 있어서, 부하 전류제어 수단의 시뮬레이트된 부하의 회로경로는 센스증폭기 부하 장치를 두배로 하는 것임을 특징으로 하는 고속 차동 증폭기.
- 제1항에 있어서, 상기 시뮬레이트된 부하를 포함한 부하전류 제어기회로경로는 센스증폭기 회로 경로에 있어서의 두배인 것을 특징으로 하는 고속 차동 증폭기.
- 제1항에 있어서, 차동 증폭기는 센스증폭기를 포함한 시뮬레이트된 센스증폭기로 구성되는 것을 특징으로 하는 고속 차등 증폭기.
- 제1항에 있어서, 부하전류 제어수단은 적어도 하나의 차동 센스 증폭기의 출력 전압 스윙을 세팅하는 것을 특징으로 하는 고속 차동증폭기.
- 제1항에 있어서, 부하전류 제어수단은 시뮬레이트된 부하에 걸친 원하는 전압을 생성하는 시뮬레이트된 부하장치를 통한 전류흐름에 상응하는 바이어스 전압을 생성하는 것을 특징으로 하는 고속 차동 증폭기.
- 제1항에 있어서, 부하전류 제어수단은 시뮬레이트된 부하에 걸친 전압강하와 기준전압을 비교하기 위한 차동쌍으로 구성되는 것을 특징으로 하는 고속 차동 증폭기.
- 제1항에 있어서, 상기 차동 증폭기는 포화되지 않은 것을 특징으로 하는 고속 차동 증폭기.
- 제1저레벨 논리신호와 이것과 상보인 제1저레벨 논리신호를 증폭하고, 각각 상기 제1및 제2저레벨 논리신호 수신을 위해 결합된 제 1및 제2입력부, 부하 전류 제어수단으로 부터 상기 바이어스 전압을 수신하기 위해 결합된 제3입력부, 외부공급 인에이블 신호를 수신하기 위해 결합된 제4입력부, 제 1 및 제2부하 그리고 제1 및 제2출력부로 추가로 구성된 센스 증폭기 수단, 스리고 제1및 제2부하를 시뮬레이트하고 출력 바이어스 전압을 생성하는 시뮬레이트된 부하장치에서 전류흐름을 제어하고, 기준 스윙 전압 생성용 기준 스윙 전압수단, 시뮬레이트된 부하에서 전류흐름에 상응하여 시뮬레이트된 부하전압 생성용 시뮬레이트수단; 상기 기준 스윙 전압 수신하기 위해 결합된 제1입력부, 상기 시뮬레이트된 부하 전압 수신을 위해 결합된 제2입력부 및 출력부를 갖추며, 상기 기준 스윙 전압과 상기 시뮬레이트된 부하 전압을 비교하고 출력 기준차를 생성하는 제1차동 증폭기; 상기 제1차동 증폭기의 기준차를 수신하기 위해 결합된 입력부와 상기 시뮬레이트된 부하에 걸친 전압에 따라 설계된 전류 및 전압을 생성하는 출력부를 갖춘 설계수단; 그리고 상기 설계수단의 설계된 전압을 제한하고, 상기 설계수단과 출력부에 결합된 입력부를 갖추고, 상기 부하 전류제어수단의 상기 출력바이어스 전압을 생성하는 전압 클램프를 추가로 구성된 부하전류 제어수단으로 구성되며, 상기 바이어스 전압은 상기 제1및 제2부하 각각에서의 상기 제1및 제2저레벨 논리신호의 전류흐름을 제어하고, 상기 제1및 제2부하에서의 상기 제어된 전류흐름에 따른 전압은 증폭된 제1및 제1고레벨 제어논리신호로 구성되며, 상기 제어된 출력스윙으로 구성되며, 상기 센스 증폭기수단의 상기 제1 및 제2출력부에서 나타나는 상기 제1및 제2고레벨 논리신호는 상기 기준 스윙전압으로 한정되는 것을 특징으로 하는 저레벨 상보논리신호 증폭용 제어된 전압스윙을 갖춘 고속 차동 증폭기.
- 제15항에 있어서, 상기 센스 증폭기 수단은 상기 부하 전류 제어 수단에 의해 제어된 적어도 하나의 센스 증폭기로 구성되는 것을 특징으로 하는 고속 차동 증폭기.
- 제15항에 있어서, 시뮬레이트된 부하는 P채널 트랜지스터로 구성되는 것을 특징으로 하는 고속 차동 증폭기.
- 제15항에 있어서, 기준 스윙전압수단은 바이폴라 프랜지스터로 구성되는 것을 특징으로 하는 고속 차동증폭기.
- 제15항에 있어서, 부하전류 제어수단의 기준스윙 전압은 폐쇄루프피드포워드 기준 전압으로 구성되는 것을 특징으로 하는 고속 차동 증폭기.
- 제15항에 있어서, 부하 전류 제어수단의 기준스윙 전압은 상기 바이폴라 트랜지스터의 Vbe로 구성되는 것을 특징으로 하는 고속 차동 증폭기.
- 제15항에 있어서, 부하전류 제어수단의 기준 스윙 전압은 0.7볼트로 구성되는 것을 특징으로 하는 고속 차동증폭기.
- 제15항에 있어서, 상기 제1 및 제2부하는 P채널 트랜지스터로 구성되는 것을 특징으로 하는 고속 차동 증폭기.
- 제15항에 있어서, 시뮬레이트된 부하는 상기 부하의 채널길이와 같은 채널길이를 가진 P채널 트랜지스터로 구성되는 것을 특징으로 하는 고속 차동 증폭기.
- 제22항에 있어서, 상기 제1및 제2P채널 트랜지스터의 소스는 회로 공급전압에 연결되며, 게이트는 접지되며, 상기 제1P채널 트랜지스터의 드레인은 상기 센스 증폭기 수단의 상기 제1출력부에 연결되고, 상기 제2P채널 트랜지스터의 드레인은 상기 센스 증폭기의 상기 제2출력부에 연결되고, 상기 제1및 제2P채널 트랜지스터는 선형 저항으로 동작하는 것을 특징으로 하는 고속 차동 증폭기.
- 제15항에 있어서, 상기 차동 증폭기는 포화되지 않음을 특징으로 하는 고속 차동증폭기.
- 제1및 제2바이폴라 트랜지스터로 구성되는 에미터 결합 차동싸; 베이스-에미터 전압과 같은 크기(Vbe)의 기준 스윙 전압을 생성하고, 그것의 에미터가 에미터 결합 차동쌍의 상기 제1트랜지스터의 베이스에 연결되는 바이폴라 기준 트랜지스터; 시뮬레이트된 부하에서 흐르는 전류에 상응하여 시뮬레이트된 부하전압을 생성하는 P채널 트랜지스터로 구성되고, 상기 에미터 결합 차동쌍의 상기 제2바이폴라 트랜지스터의 베이스에 연결된 시뮬레이트된 부하 전압 클램프; 제2P채널 트랜지스터의 드레인은 상기 에미터 결합 차동쌍의 상기 제2바이폴라 트랜지스터의 콜렉터에 연결되며 전류 미러의 입력부를 구성하며 제1P채널 트랜지스터의 드레인은 상기 전압 클램프에 연결되고 전류 미러의 출력부를 구성하는, 상기 시뮬레이트된 부하에 걸친 전압강하에 상응하여 설계된 전류및 전압을 생성하기 위한 상기 제1및 제2P채널 트랜지스터로 구성된 전류미러; n채널 트랜지스터로 구성되며 이것의 게이트는 인에이블 신호로 구동되는 외부 제어 인에이블 스위치; n채널 트랜지스터로 구성되며 이것의 게이트는 상기 바이어스 전압으로 구성되는 전류원; 그리고 제1저레벨 논리신호와 이것에 상보인 제2저레벨 논리신호를 증폭하고, 에미터 결합 미분쌍, 제1저레벨 논리신호와 이것과 상보인 제2저레벨 논리신호 수신을 위해 연결된 센스 증폭기, 그리고 상기 인에이블 스위치에 의해 상기 전류원에 스위칭 가능하게 연결된 제3및 제4바이폴라 트랜지스터의 에미터로 구성되는 제3및 제4바이폴라 트랜지스터와 각각 상기 제3및 제4바이폴라 트랜지스터와 연결된 P채널 트랜지스터로 구성된 제1및 제2부하로 구성된 적어도 하나의 센스증폭기로 구성되며, 상기 기준 스윙 전압과 상기 시뮬레이트된 부하 전압차가 상기 에미터 결합 차동쌍의 상기 제2트랜지스터의 콜렉터 및 상기 전류 미러의 입력부에 나타나며, 상기 설계된 전류 및 전압은 상기 시뮬레이트된 부하에 걸친 전압강하에 일치하며, 상기 전압 클램프는 상기 설계된 전압을 제한하고, 상기 전압 클램프의 전압 제한 출력은 원하는 바이어스 전압으로 구성되며, 상기 바이어스 전압은 상기 제1 및 제2부하에서의 상기 제1 및 제2저레벨 논리신호의 전류 흐름을 각각 제어하고, 상기 제1및 제2 부하에서의 상기 제어된 전류흐름에 상응하는 전압은 증폭된 제1및 제21고레벨 제어논리신호로 구성되며, 상기 제어된 출력 스윙으로 구성되며 상기 센스 증폭기 수단의 상기 제1및 제2출력부에 나타나는 상기 제1및 제2고레벨 논리신호는 상기 기준 스윙전압으로 제한되는 것을 특징으로 하는 저레벨 상보 논리 신호 증폭용 제어된 출력 전압스윙을 갖춘 고속 차동 증폭기.
- 제26항에 있어서, 시뮬레이트된 부하의 채널길이는 상기 제1및 제2부하의 채널길이와 같은 것을 특징으로 하는 고속 차동 증폭기.
- 제26항에 있어서, 상기 차동 증폭기는 포화된 않는 것을 특징으로 하는 고속 차동 증폭기.
- 기준 스윙전압을 수신하기 위해 결합된 제1입력부, 시뮬레이트된 부하로부터의 시뮬레이트된 부하 전압을 수신하기 위해 결합된 제2입력부와 출력부를 갖추며, 상기 시뮬레이트된 부하전압을 상기 기준 스윙 전압과 비교하고 상기 시뮬레이트된 부하에 걸친 시뮬레이트된 전압 강하가 상기 기준 스윙전압과 동일한 경우에 상응하여 출력바이어스 전압을 생성하는 부하 전류제어 수단을 제공하며; 그리고 제1저레벨 논리신호 수신을 위해 결합된 제1입력부, 상기 제1저레벨 논리신호와 상보적인 제2저레벨 논리신호 수신을 위해 결합된 제2입력부, 상기 센스증폭기의 출력전압 스윙을 제어하기 위해 상기 바이어스 전압을 수신하도록 결합된 제3입력부와 외부공급 인에이블 신호를 수신하기 위해 결합된 제4입력부와 제1및 제2출력부를 갖춘 센스증폭기를 제공하는 단계로 구성되며, 상기 센스증폭기는 상기 제1및 제2저레벨 논리입력신호를 증폭된 제1및 제2고레벨 논리신호로 증가시키며, 상기 제1및 제2고레벨 논리신호의 출력 전압스윙이 상기 기준스윙 전압과 같도록 상기 바이어스 전압이 상기 센스증폭기를 제어하며, 상기 제1및 제2고레벨 논리신호는 차동증폭기의 제어된 출력 스윙으로 구성되는 것을 특징으로 하는 저레벨 상보논리 신호 증폭용 고속 차동 증폭기의 출력전압 스윙 제어방법.
- 제 1및 제2바이폴라 트랜지스터로 구성된 에미터 결합 차동쌍을 제공하며; 에미터가 에미터 결합 차동쌍의 상기 제1트랜지스터의 베이스에 연결된 그 크기가 바이폴라 기준 트랜지스터로 부터 베이스-에미터 전압과 동일한 기준 스윙 전압을 생성하며; P채널 트랜지스터로 구성되며 상기 에미터 결합 차동쌍의 상기 제2바이폴라 트랜지스터의 베이스에 연결된 시뮬레이트된 부하로부터 시뮬레이트된 부하에 흐르는 전류에 상응한 시뮬레이트된 부하 전압을 생성하며; 전압 클램프를 제공하며; 제1및 제2P채널 트랜지스터로 구성된 전류 미러에서의 상기 시뮬레이트된 부하에 걸친 전압강하에 상응하여 전류와 전압을 설계하고, 상기 제2P채널 트랜지스터의 드레인은 상기 전류 미러의 입력부를 구성하며 상기 에미터 결합 차동쌍의 상기 제2바이폴라 트랜지스터의 콜렉터에 연결되고, 상기 제1P채널 트랜지스터의 드레인은 상기 전류 미러의 출력부를 구성하고 상기 전압 클램프에 연결되며, 상기 기준 스윙 전압과 상기 시뮬레이트된 부하전압차는 상기 에미터 결합쌍의 상기 제2트랜지스터의 콜렉터 및 상기 전류미러의 입력부에 나타나며, 상기 설계된 전류 및 전압은 상기 시뮬레이트된 부하에 걸친 전압강하에 일치하고, 상기 전압클램프는 상기 설계된 전압을 제한하고, 상기 전압클램프의 전압제한 출력은 원하는 바이어스전압을 구성하며; n채널 트랜지스터로 구성되며, 그것의 게이트는 인에이블신호에 의해 구동되는 외부제어 인에이블 스위치를 제공하며, n-채널 트랜지스터로 구성되며 그것의 게이트는 상기 바이어스 전압에 의해 구동된 전류원을 제공하고; 그리고 에미터 결합 차동쌍, 제1저레벨 논리신호 및 이것과 상보적인 제2저레벨 논리신호를 수신하기 위해 연결된 상기 센스증폭기와 상기 인에이블 스위치에 의해 상기 전류원에 스위칭 가능하게 연결된 상기 제3및 제4바이폴라 트랜지스터의 에미터로 구성된 제3및 제4바이폴라 트랜지스터와 상기 제3및 제4바이폴라 트랜지스터에 각각 연결된 P채널 트랜지스터로 구성된 제1및 제2부하로 구성된 센스 증폭기에서 제1저레벨논리신호와 이것과 상보적인 제2저레벨 논리신호를 증폭하는 단계로 구성되며, 상기 바이어스 전압은 상기 제1및 제2부하에서의 상기 제1및 제2저레벨 논리신호의 전류흐름을 각각제어하며, 상기 제1및 제2부하에서의 상기 제어전류 흐름에 상응한 전압은 증폭된 제1및 제2고레벨 제어논리 신호를 구성하고, 상기 제1및 제2고레벨 논리 신호는 상기 제어출력 스윙을 구성하며 상기 센스증폭기 수단의 상기 제1및 제2출력부에서 나타나는 상기 제1및 제2고레벨 논리신호는 상기 기준 스윙 전압에 한정되는 것을 특징으로 하는 저레벨 상보논리신호 증폭용 고속 차동 증폭기의 출력 전압 스윙 제어방법.
- 에미터 결합을 차동쌍을 제공하며; 기준 스윙전압을 생성하며; 시뮬레이트된 주하에 흐르는 전류에 상응한 시뮬레이트된 부하전압을 시뮬레이트된 부하로부터 생성하며; 전압 클램프를 제공하며; 상기 시뮬레이트된 부하에 걸친 시뮬레이트된 전압 강하에 상응한 설계된 전류 및 설계된 전압을 전류미러에서 생성하며, 상기 에미터 결합쌍은 상기 기준 스윙 전압과 상기 시뮬레이트된 부하전압사이의 전압차를 생성하고, 상기 전압차는 상기 전류미러가 상기 설계된 전류 및 전압을 생성하게 하며, 상기 전압 클램프의 전압제한 설계 전압은 원하는 방이어스전압을 구성하며; 전류원을 제공하고; 그리고 제1및 제2부하를 추가로 가지는 센스 증폭기에서 제1저레벨 논리신호와 이것과 상보적인 제2저레벨 논리신호를 증폭하는 단계로 구성되며, 상기 바이어스 전압은 상기 제1및 제2부하에서의 상기 제1및 제2저레벨 논리 신호의 전류흐름을 각가제어하며, 상기 제1및 제2부하에서의 상기 제어된 전류흐름에 상응한 전압은 증폭된 제1및 제2고레렙제어 논리신호를 구성하며, 상기 제1및 제2고레벨 논리신호는 상기 제어출력 신호를 구성하며, 상기 제어출력 스윙은 상기 기준 스윙전압에 한정되는 것을 특징으로 하는 저레벨 상보 논리신호 증폭용 고속 차동 증폭기의 출력전압 스윙 제어방법.
- 제30항에 있어서, 상기 기준 스윙 전압은 바이폴라 트랜지스터에 의해 공급되는 것을 특징으로 하는 방법
- 제32항에 있어서, 상기 기준 스윙 전압은 상기 바이폴라 트랜지스터의 Vbe인 것을 특징으로 하는 방법.
- 제32항에 있어서, 상기 기준스윙 전압은 0.7볼트인 것을 특징으로 하는 방법.
- 제32항에 있어서, 시뮬레이트된 부하 전압은 센스 증폭기의 출력스윙 전압을 한정하는데 사용되는 것을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
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US5448200A (en) * | 1991-12-18 | 1995-09-05 | At&T Corp. | Differential comparator with differential threshold for local area networks or the like |
US5220221A (en) * | 1992-03-06 | 1993-06-15 | Micron Technology, Inc. | Sense amplifier pulldown circuit for minimizing ground noise at high power supply voltages |
JPH0636570A (ja) * | 1992-07-16 | 1994-02-10 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ回路 |
US5347183A (en) * | 1992-10-05 | 1994-09-13 | Cypress Semiconductor Corporation | Sense amplifier with limited output voltage swing and cross-coupled tail device feedback |
TW307064B (ko) * | 1993-09-08 | 1997-06-01 | Advanced Micro Devices Inc | |
DE69518064T2 (de) * | 1995-03-22 | 2000-12-21 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Verfahren und Anordnung zum dynamischen automatischen Vorspannen von Gebieten in integrierte Schaltungen |
US5729158A (en) * | 1995-07-07 | 1998-03-17 | Sun Microsystems, Inc. | Parametric tuning of an integrated circuit after fabrication |
US5684429A (en) * | 1995-09-14 | 1997-11-04 | Ncr Corporation | CMOS gigabit serial link differential transmitter and receiver |
US5767698A (en) * | 1996-06-06 | 1998-06-16 | International Business Machines Corporation | High speed differential output driver with common reference |
US5801564A (en) * | 1996-06-28 | 1998-09-01 | Symbios, Inc. | Reduced skew differential receiver |
US5942940A (en) * | 1997-07-21 | 1999-08-24 | International Business Machines Corporation | Low voltage CMOS differential amplifier |
JP3338783B2 (ja) * | 1998-09-24 | 2002-10-28 | エヌイーシーアクセステクニカ株式会社 | トランジスタ回路 |
US6400207B1 (en) * | 2001-04-03 | 2002-06-04 | Texas Instruments Incorporated | Quick turn-on disable/enable bias control circuit for high speed CMOS opamp |
US6762624B2 (en) * | 2002-09-03 | 2004-07-13 | Agilent Technologies, Inc. | Current mode logic family with bias current compensation |
US7888962B1 (en) | 2004-07-07 | 2011-02-15 | Cypress Semiconductor Corporation | Impedance matching circuit |
US8036846B1 (en) | 2005-10-20 | 2011-10-11 | Cypress Semiconductor Corporation | Variable impedance sense architecture and method |
US20090021271A1 (en) * | 2007-07-20 | 2009-01-22 | Infineon Technologies Austria Ag | Measuring the On-Resistance of a Transistor Load Path |
EP2456152B1 (en) * | 2010-11-17 | 2017-01-11 | Nxp B.V. | Integrated circuit for emulating a resistor |
KR101208179B1 (ko) | 2011-09-22 | 2012-12-04 | 삼성전기주식회사 | 듀얼 전류 제어 모드를 갖는 전력 증폭 장치 |
US11996858B2 (en) | 2022-05-16 | 2024-05-28 | Retym, Inc. | Comparator circuit with speed control element |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
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DE2738187C2 (de) * | 1977-08-24 | 1979-02-15 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung für mehrere auf einem Bipolar-Baustein angeordnete Speicherzellen mit einer Regelschaltung zur Kennlinien-Anpassung der Speicherzellen |
US4939693A (en) * | 1989-02-14 | 1990-07-03 | Texas Instruments Incorporated | BiCMOS static memory with improved performance stability |
-
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