KR920007827B1

KR920007827B1 - 모노리식 압력검지 ic 및 그 제조공정

Info

Publication number: KR920007827B1
Application number: KR1019890005918A
Authority: KR
Inventors: 제이 요더 더글라스; 이 브라운 로날드; 이 스티븐슨 폴; 엘 혼백 도날드; 케이레져 로날드
Original assignee: 델코 엘렉트로닉스 코오포레이션; 마이클 죤 덴턴
Priority date: 1988-05-02
Filing date: 1989-05-02
Publication date: 1992-09-17
Also published as: DE68903674D1; KR900019278A; EP0340904B1; US4885621A; JPH01318265A; EP0340904A2; DE68903674T2; EP0340904A3

Abstract

내용 없음.

Description

모노리식 압력검지 IC 및 그 제조공정

제1도 내지 제5도는 본 발명에 따른 모노리식 압력검지 IC의 제조공정에 있어 단계별 실리콘 웨이퍼의 황단면도를 나타낸다.

제6도는 IC의 압력검지영역을 만드는데 포함되는 격막에 관계하는 장치의 압전저항기를 설명하기 위한 실리콘 웨이퍼의 부분 평면도이다.

* 도면의 주요부분에 대한 부호의 설명

1 0 : 웨이퍼 11 : 상면

12 : P-형층 13 : 저면

14 : 1차 에피텍셜층 16 : 2차 에피텍셜층

18 : p형 영역 20 : n형 영역

28 : P형 포켓 41-44 : 압전저항기

48 : 수평 트랜지스터 50 : 수직 트랜지스터

본 발명은 모노리식 압력검지 IC(Monolithic Pressure Sensitive Integrated Circuit) 및 그 제조공정에 관한 것이다. 모노리식 압력검지 IC는 압력검지격막(pressure sensitive diaphragm), 압전저항기(piezoresistor) 및 그 설계목적에 맞도록 하기 위해 압전저항기로 생성한 신호를 처리하거나 제어하는데 사용되는 회로가 결합된 반도체칩이다.

압력센서는 자동차응용에 특히 유용한 것이다.

1981. 10월 20-23일 동안 Institute for Mechanical Engineers 후원하에 영국런던에서 개최된 자동차전자공학에 관한 제3차 국제회의에서 J.A.Oakes는 ＂자동차응용을 위한 압력센서＂ PPS 143-149에서 2개의 분리칩과 하이브리드기판을 이용한 자동차용 압력센서에 대하여 기술하고 있다.

여기서 하나의 칩은 압력검지격막과 그에 상응한 압전저항기를 포함하고; 다른 하나의 칩은 압전저항기로부터 받은 신호를 증폭하기 위한 전자회로를 포함하며; 하이브리드 기판은 부가적인 제어회로를 포함하고 있다. 그러한 두개의 칩과 하이브리드 기판을 대체한 하나의 모노리식 칩은 대단히 많은 명백한 잇점을 가진다. 상기 압력검지소자와 제어회로를 서로 결합시키는 모노리식압력센서의 제조공정은 미합중국 특허 번호 제4,618,397호에 기술되어 있다. 그러나, 본 발명은 보다 신뢰성과 제조성이 향상된 것으로 믿어지는 다른 공정을 통하여 보다 개선된 압력센서를 제조할 수 있는 모노리식 압력센서의 제조공정을 제공한다. 특히, 본 발명의 공정에 있어서는, 공정이 다기능단계(multifunction step)로 이루어지기 때문에 전체 제조공정단계를 줄일 수 있다는 큰 잇점이 있다.

예를들면 수직(Vertical)(접합, junction)트랜지스터의 베이스영역과 제어회로에 포함된 수평(lateral)트랜지스터의 에미터 및 콜렉터영역을 형성하기 위해 사용되는 확산단계(diffusion step)는 또한 감지를 위해 사용되는 확산 압전저항기를 형성하는데도 사용된다.

본 발명의 일예에 의한 모노리식 압력검지 IC의 제조에 있어서는, 우선 개시 물질(the starting material)로써 약간 도우프(dope)처리된 n-형인 반도체성의 단결정 웨이퍼가 제조된다. 상기 웨이퍼는 그의 주상면 및 바닥면이 ＜100＞결정면을 따라 놓여지도록 절단되며, 웨이퍼를 다루기 편리한 충분한 두께로 되도록 적절하게 나뉘어진다. 전형적으로 상기 웨이퍼는 많은 압력센서를 제공하도록 수평영역이 충분히 크며, 궁극적으로 하나 또는 그 이상의 압력센서를 각각 포함하는 많은 칩을 구성하도록 전달된 것이다. 본 발명의 상세한 설명은 각각의 압력소자에 대한 제조에 촛점을 맞추게 될 것이다.

다음, 상기 웨이퍼의 상면에는 각각의 압력센서의 격막을 형성하기 위해 웨이퍼의 국한된 두께정도(degree of localized thinning)를 조절하는데 사용되는 강하게 도우프 처리된 p-형 에치-스톱(heavily-doped p-type etch-stop)층이 형성된다.

그리고, 상기 웨이퍼의 상면에는 p형 1차 에피텍셜층이 성장되며, 처음에는 의도적으로 도우핑처리를 거의 하지 않고 두번째에는 p형의 도우핑 처리를 하는, 2단계로 이루어진다. 상기 1차 에피텍셜층은 IC가 형성되어야만 하는 연속적으로 성장된 n형 2차 에피텍셜층으로부터 상기 강하게 도우프 처리된 에치스톱층을 분리시키도록 작동된다.

상기 1차 에피텍셜층의 상단에서는, 선정된 여러개소의 영역이 회로내의 매립층(buried layer)으로 사용되는 강하게 도우프 처리된 n형으로 처리되며, 그밖의 나머지 영역은 회로의 여러소자를 격리시키기 위해 사용되는 여러쌍의 수직 P-n접합부를 형성하기 위해 사용되는 보다 더 두껍게 도우프 처리된 P형으로 처리된다.

전형적으로 상기 회로는 적어도 100개 이상의 트랜지스터를 포함한다. 예시적인 실시예에 있어서, 이들 트랜지스터는 수평 P-n-P 접합 트랜지스터와 수직 n-P-n접합 트랜지스터를 모두 포함한다.

그후, 상기 1차 에피텍셜층과 반대형의 n형 전도성을 갖는 2차 에피텍셜층이 성장된다. 상기 2차 에피텍셜층은 그후 에치스톱층의 주변상에 적절하게 배치된 4개의 압전저항기와, 주변 영역내의 수직 및 수평 접합 트랜지스터, 확산 저항기, 및 2차 에피텍셜층내에서 상기 회로의 필요한 소자를 격리시키기 위한 여러쌍의 수직 P-n 접합부를 포함하도록 처리된다.

앞에서 언급된 바와 같이, 바람직한 실시예에 있어서, 압전저항기, 확산저항기, 여러쌍의 격리접합부, 수직접합트랜지스터의 베이스 영역 및, 수평 접합트랜지스터의 에미터 및 콜렉터 영역은 공통으로 마스크된(a common masked) P형 확산단계에 의해 형성된다.

공통 n형 확산단계는 그후 수직접합트랜지스터의 에미터 영역과 수평 트랜지스터의 베이스 접촉영역을 형성하는데 사용된다. 상기 회로소자는 그후 적절한 금속화 작업(metallization)에 의해 상단면에서 상호 연결된다. 최종적으로 상기 최초 기판의 후면은 P형의 에치스톱층까지 신장하는 공간(cavity)를 형성하도록 적절하게 식각(etch)되어, 검출된 압력차이가 발생되는 격막을 형성하기 위한 얇은 칩이 위치된다.

상기 압력차이는 격막의 주연부에 대향위치하고 전형적으로 휘트스톤 브리지(Wheatstone bridge)로서 연결되는 4개의 압전저항기를 왜곡(歪曲)(strain)시키며, 그에 따라 발생되는 저항변화가 칩의 제어회로에 의해 증폭되어 전압을 발생시킨다.

또한, 상기 제어회로는 전형적으로 압전저항기의 온도계수를 보상하여 온도영향을 최소화시킨다.

이하, 첨부된 도면에 따라 본 발명의 일 실시예를 설명하면 다음과 같다. 도면은 일정비율대비가 아님에 주목해야 하며, 수직치수는 전체적으로 수평치수보다는 상당히 작게 도시되어 있다. 제6도에 사용된 척도는 명백히 증가된 것으로 제1도 내지 제5도와는 다른 것이다.

제1도는 그 저향률이 특히 임계적이지는 않으나 쉽게 식각되도록 전형적으로 상당히 높은 예를들어 1-10㎝

인, 저향률을 갖는 예시적인 n형의 단결정 실리콘 웨이퍼(10)를 일부 횡단면도로서 나타낸 것이다. 상기 웨이퍼의 두께는 기계적으로 안정된 지지를 위해 필요한 것보다 더 두꺼워서는 안된다.

이는 최초 웨이퍼의 두께가 두꺼우면 두꺼울수록 궁극적으로 두께를 얇게 할 작업이 더욱더 필요하기 때문이다.

전형적으로 웨이퍼(10)의 두께는 수백마이크로미터, 예를들면 400마이크로미터이다. 전형적으로 웨이퍼(10)의 수평표면적은 적어도 수백개이상의 센서를 제공하기 위해 충분히 크게 선정된다. 그러나 궁극적으로 상기 웨이퍼(10)는 각각 하나의 압력센서만을 가지는 여러개의 칩의 형태로 절단될 것이다. 도면은 단순화 시키기 위해 하나의 압력센서를 제공하는 웨이퍼(10)만을 나타낸다.

바람직하게는, 상기 웨이퍼가 각각의 상면 및 저면(11,13)이〈100〉실리콘 결정면에 평행하게 배열됨으로써, 후속되는 격막의 박막화 작업(thinning)이 저면(13)의 이방성 식각에 의해 이루어지는 통상의 방법으로 실행되어 잘 조절된 격막두께를 갖춘 공간이 형성되는 균일한 오목부(well)를 형성하는 것이다.

전형적으로 저면(13)에는 상면(11)의 처리공정동안 저면을 보호하기 위해 피막(도시생략)이 제공된다. 더우기, 이방성 식각을 위한 에치스톱(etch-stop)으로서의 역활을 하도록 각 압력 센서용 웨이퍼(10)의 상면(11)에는 센서의 격막이 배치되는 영역에 국한되어 p형층(강하게 도우프처리된 에치스톱 영역)이 형성된다.

전형적으로 상기 P형층은 각 변이 약 1.78㎜(70mil)의 정사각형이고 초기에 1마이크로미터두께로 될 것이다.

이온주입 또는 확산중 어느 하나로 실행될 수 있는 상기 p형층의 도우핑농도는 적어도 10¹⁹원자/㎤이고, 전형적으로는 6×10¹⁹원자/㎤이다. 통상의 석판인쇄(photolithographic)기술이 p형층(12)을 국한시키기 위해 이용될 수 있다.

제2도는 기판으로서 제공되는 웨이퍼(10)의 상면(11)을 (p형이 성장된)1차 에피텍셜층(14)으로 더 처리한 후의 웨이퍼(10)를 나타낸다. 1차 에피텍셜층(14)의 처음부분이 자동도우핑처리(에피텍셜층내로 p형층(12)의 p형 도우핑 첨가제의 바깥확산)로 인하여 p형으로 되는 경향이 있기 때문에, 고의적인 도우핑 처리없이 상기 1차 에피텍셜층(14)의 성장이 시작되고 또한 그 성장이 p형으로 계속 성장하도록 통상의 방식으로 p형 분위기에서 성장을 계속시키는 것이 가능하다.

제2도의 점선(15)은 1차 에피텍셜층(14)이 두부분으로 성장된 것을 나타내나, 이 점선은 도면의 복잡성을 최소화하기 위해 다음 도면에는 포함되어 있지 않다. 상기 1차 에피텍셜층(4)은 전형적으로 약 15마이크로미터의 두께를 가지며, 초기 생성물이 자동도우핑으로 인하여 더욱 강하게 도우프처리될지라도 대략 5-11-㎝사이의 저항률을 가진다.

이미 언급한 바와 같이, 1차 에피텍셜층(14)은 우선적으로, 또한 연속적으로 성장되어 제조되는 I.C의 소자들(회로소자, 즉 압전저항기, 저항기, 트랜지스터, 커패시터)이 형성될(n형의)2차 에피텍셜층(16)(제3도 참조)을 보호하기 위한 격리층으로서의 역활을 한다.

그러나, 종래의 실리콘 IC기술로서 상기 2차 에피텍셜층(16)을 성장시키기에 앞서, 전형적으로 원형 또는 사각형형상의(강하게 도우프 처리된) P형영역이 상기 1차 에피텍셜층(14)의 상면에 형성된다.

이들 P형영역으로부터 1차 에피텍셜층(14)위에서 후속적으로 성장된 (n형의)2차 에피텍셜층(16)내로의 바깥확산작용(상향확산)은 IC기술에서 잘 알려져 있는 방식으로 격리포켓(Separate Pockets)(30,32)(제3도 참조)내에 2차 에피텍셜층을 나누기 위한 격리접합부로서의 역활을 하도록 2차 에피텍셜층내에서 여러쌍의 수직 P-n접합부의 형성을 돕게 될 것이다.

1차 에피텍셜층(14)의 상면에는 또한(강하게 도우프처리된) n형영역(20)이 형성된다.

상기 n형 영역(20)은 2차 에피텍셜층에 형성된 수직접합트랜지스터에 낮은 콜렉터저항을 보장하는 것과 같은 다양한 목적을 위해, 상기 층내의 수평콘덕턴스를 개선하기 위해서 상기 2차 에피텍셜층(16)내에 저항률이 낮은 n형 매립층을 형성하는데 유익할 것이다.

제3도는 가볍게 도우프 처리된 n-형으로 2차 에피텍셜층(16)이 상기 1차 에피텍셜층(14)위에 전형적으로 약 8.5마이크로메터 두께까지 성장처리된 후의 웨이퍼(10)를 나타낸 것이다.

2차 에피텍셜층(16)의 성장동안, P형영역(18)으로부터의 바깥확산은 p형층(12)에 대향하는 중앙포켓(32)을 제외하고는 30으로 나타낸 모든 부분, 즉 원형 n-형 포켓을 둘러싼 환형 p형 포켓 또는 오목부(28)의 형성이 시작될 것이며, p형포켓(28) 및 (n형) 포켓(30,32)의 내, 외벽에 의해 형성된 여러쌍의 수직 P-n접합부에 의하여 2차 에피텍셜층(16)의 나머지로부터 그러한 각각의 포켓(30,32)을 격리시키게 될 것이다.

이것은 접합트랜지스터가 상기 각각의 포켓(30)내에 형성되도록 한다. 이같이 형성된 각각의 접합 트랜지스터(제4도에 도시한)는 실리콘 IC기술분야에서 잘 알려진대로 서로 분리된다. 센서의 검출소자로 제공될(제4도에 도시한) 압전저항기가 포켓(32)내에 형성된다.

제4도는 압전저항기(41,42,43 및 44)(이 도면에는 단지 42와 44만 나타냈으며, 제6도는 4개의 전체 압전저항기의 평면도를 나타내고 있다)가 포켓(32)내에 형성되고, 수평트랜지스터(48)가 몇몇 포켓(30)내에 형성되며, 수직 트랜지스터(50)가 나머지 포켓(30)에 형성되는 공정이 더 진행된 후의 웨이퍼(10)를 나타낸다.

바람직스럽게 4개의 분리된 압전저항기는 포켓(32)내에 형성되며, 휘스톤 브릿지의 4개의 아암(arm)으로서 서로 연결되기에 적합하도록 형성된다.

전형적으로 압전저항기(41-44)는 확산된 p형영역으로 상호연결을 위해 필요한 접속영역이 마련된다.

전형적인 압전저항용 레이아웃(lay-out)은 전술한 J.A오우크스의 보고서에 기술되어 있다.

상기 언급한 바와 같이, 제어회로내에는 요망되는 감도와 다양한 오도 및 경시변화효과에 대한 보상정도에 따라서 백개 또는 그 이상의 소자가 있을 수 있다.

전형적으로 상기와 같은 하나의 트랜지스터는 (환형의)p형포켓(28)에 의하여 한정되는 각각의 둘러쌓인 포켓(30)내에 형성되며, 상기 p형 포켓은 2차 에피텍셜층(16)의 전두께를 통하여 초기 p형영역(18)를 연장시킴으로서 형성된다.

바람직스럽게는, 필수적이지는 않지만, 대부분 또는 모든 트랜지스터는 쌍극성 접합형(bipolar junction type)으로 이루어진다.

대개, 낮은 전류 드레인(drain)으로 동작할 수 있는 회로용 상보(相補)트랜지스터(n-P-n형 및 P-n-P형)를 갖는 것이 요망스럽다. 이는 처리공정의 몇몇 확산단계의 다중사용을 가능하게 하므로 수평트랜지스터(48)는 P-n-P형으로 수직트랜지스터(50)는 n-P-n형으로 형성함으로써 달성된다.

특히, 본 발명의 예시적 실시예에 있어서 이온주입 또는 증기-고체 확산의 어느 통상적인 단계에 의해 선택적으로 먼저 도입된 어셉터원자(acceptor atoms)들이 제공되어 수직트랜지스터(50)의 p-형 베이스영역(50b), 수평 트랜지스터(48)의 p-형 에미터(48a) 및 콜렉터(48c)영역, 중앙영역(32)내의 (p-형) 압전 저항기(41,42,43) 및 (44)(제4도에는 42, 43만 도시되어 있으며, 제6도의 평면도에는 41, 42, 43 및 44가 도시되어 있다), 그외 필요한 저항기(도시되지 않은) 및 P-형 포켓의 최상단부를 형성한다.

그후 수직트랜지스터(50)의 n-형 에미터영역(50a)을 형성하고, 수직 트랜지스터(50)내에서 콜렉터접속 부위를 제한하기 위한(강하게 도우프 처리된) n-형 표면부위(50c) 및, 수평트랜지스터(48)내의 베이스 접속부위(미도시)를 형성하기 위하여, 도우너 원자(doner atoms)를 선택적으로 도입하기 위한 통상적인 단계가 뒤따를 수 있다.

n형 포켓(30)은 각각의 수평트랜지스터(50)의 베이스영역으로서 역활을 한다.

도우너 및 어셉터원자의 도입은 예를들어 IC기술에서 흔한 석판인쇄기술에 의해 패턴화된 표면상의 적절한 차폐와 같이 통상의 방법으로 선정된 영역에 국지화(localized)된다.

그후 다양하게 형성된 소자는 원하는 바에 따라서, 절연격리층(도시생략)에 의해 상기 2차 에피텍셜층(16)의 상부 표면위에서 패턴화된 금속층이 적절하게 서로 격리됨으로서 원하는 회로를 구성하도록 상호 연결된다.

최종적으로, 주위환경으로부터 보호되도록 2차 에피텍셜층(16)의 상면에는 비활성화층(passivating layer)이 마련된다.

그러한 공정절차는 이 기술분야에 잘 알려져 있으므로 상세한 설명은 생략한다.

제5도는 더 진행된 후의 웨이퍼(10)를 나타낸다. 웨이퍼(10)의 저면(13)은 얇게되어 압전저항기(41,42,43 및 44)가 적절하게 배치되는 격막을 형성한다.

이는 종래의 방식 예를들면 J.A오우크스의 보고서에 기술된 방식으로 실행한다.

근본적으로, 다른 비율로 다른 결정측면을 식각하는 식각제(an etchant)를 사용하는 이방성 식각방식이 이용된다.

특히, 저면(13)은 p형층(12)에 대응하여 4각 개구가 남도록 패턴화되는 식각저지마스크(an etch-resistant mask)로 덮여지며, 그후 상기 저면(13)은〈111〉면을 식각하는 것보다〈100〉면을 식각하는 것이 대략 100배나 빠른 것으로 알려진 수산화칼륨이나 에틸렌 디아민과 같은 식각제(etchant)에 노출되게 된다.

이러한 식각작용은 p형층(12)이 도달될때까지 계속된다.

상기 P형층(12)은 강하게 도우프처리되어 있어 식각작용에 대해 높은 저항력을 발생시키게 된다. 따라서, 상기 p형층은 에치스톱층(etch-stop)으로서 제공되는 것이다.

결론적으로 제5도에 나타낸 바와 같이, 상기 저면(13)에는 테이퍼지고 피라이드형 4각 교차부분의 원두대의 측벽을 형성하는 부드러운 측벽의 공간(54)이 형성되며, 상기 측벽의 상면(56)은 필수적으로 P형층(12)의 저면 한부분에 일치하게 된다.

이후, 주위환경에 대한 보호용 코팅으로서 유용한 것으로 알려진 몇몇 부가적인 층이 마련될 수 있다.

이때, 웨이퍼(10)의 제조작업은 종료되고, 그후 특별히 설계된 대로 하나 또는 그 이상의 센서가 위치된 각각의 칩으로 통상의 방식을 이용하여 절단된다.

사용에 앞서 각 칩은 대개 칩의 격막부분의 대향한 양 측면에서 압력차이를 제공하는 구조로 포장(package)된다. 대개 이러한 구조는 한 측면상에 진공부분이 마련되고, 압력이 그 반대측 면에서 측정된다.

이것은 또한 일측면에 대기압이 작용되고, 압력이 그 반대측에서 측정되게 할 수 있다.

부가적으로, 상기 포장된 구조는 전형적으로 전원공급 및 출력신호의 인출을 위해 IC에 핀 또는 단자부(terminals)가 포함된다. 제6도는 제4, 5도의 횡단면도에서 도시된 포켓(32)의 절개평면도와 주변의 P형 포켓(28)을 나타낸다.

점선(36)은 격막 즉, 전형적인 정사각형으로 나타나는 저면 P형층(12)에 대한 노출부분의 외형선(outline)으로 얇은 웨이퍼(10)에 의해 형성되며, 4개의 압전저항기(41), (42), (43) 및 (44)가 그 외형선 부근에 배치된 상태를 보이고 있다. 각각 그 가장자리에는 휫스톤브릿지로의 연결을 위한 접촉영역이 마련된 것을 나타내고 있다.

압전저항기(41)(42)(43) 및 (44)가 적절하게 배치되고, 그 격막이 응력(stress)을 받게되면, 두개의 대응된 압전저항기가 같은 방향으로 변화하는 동안 두개의 인접 압전저항기중 어느하나가 검지에 대응하여 그들의 저항값이 변화하게 된다.

휘스톤 브릿지에서 알려진 바와 같이, 전압차가 휘스톤브릿지의 한쌍의 대향모서리 사이에서 유지되면, 신호전압이 휘스톤브릿지의 다른 한쌍의 반대측 모서리에서 상응하여 발생된다. 상기 전압은 전형적으로 적정한 부하에 사용하기 위한 출력전압을 제공하기 위해서 연산증폭기의 단자부(terminals)에 제공된다. 압전 저항기(41-44) 특히 자동화응용에 사용하기 위한 센서의 최적위치에 대한 더 상세한 설명은 참고자료로서 이미 언급한 J.A오우크스 보고서에 나타나 있다.

기술된 일실시예는 단지 본 발명의 일반적 원리를 설명하는 것으로 이해되어야 하며, 본 발명의 정신과 범위로부터 벗어남이 없이 여러가지로 변형할 수 있는 것으로 이해되어야 한다.

본 발명은 2차 에피텍셜층(16)에서 요구되는 다양한 소자를 형성하는데 이용가능한 다른 기술로 평가되어야 한다.

더욱, 언급된 다양한 칫수와 도우핑레벨은 단지 실례적인 것이며 다른 매개변수(parameters)로도 실현가능하며, 전형적으로 의도된 응용에 의해 지정된다.

더불어 다른 회로소자의 형태, 예를들면, 필요한 얇은 필름인 모스트랜지스터(MOS transistors), 다이오드, 저항기와 커패시터등이(상부) 2차 에피텍셜층(16), 또는 제어회로용 중첩층에 형성되어 압전저항기(41-44)와 함께 사용될 수 있다.

또한, 격막에 대응하여 다른 압전저항기(41-44)로서도 구성될 수 있다. 또한 실리콘과는 다른 반도체가 충분한 압전저항성을 가지는 한 사용될 수 있으며, 모노리식 IC의 제조에도 적용 가능하게 된다.

더불어, 본 발명의 일실시예에서 기술된 단계의 특정순서가 수정될 수 있다.

특히, 격막을 형성하기 위한 공간(54)의 식각과정을 제조공정이 끝날때까지 연기할 필요도 없다.

Claims

제한된ㆍ에치스톱영역인 P형층(12)을 단결정 반도체 웨이퍼(10)의 상면(11)에 형성하는 단계; 상기 상면(11)에 1차 에피텍셜층(14)을 성장시키는 단계; 상기 P형층(12)을 중첩하는(overlying)영역에 복수개의 압전저항기(41-44)를 형성하고, 주변영역에 IC의 나머지를 형성하며, 상기 나머지와 소정의 IC내의 압전저항기(41-44)를 상호 연결하는 단계; 압전저항기(41-44)아래영역의 웨이퍼(10)를 얇게 하기 위해 P형층(12) 아래 영역의 웨이퍼(10)의 저면(13)을 이방성으로 식각하는 단계; 를 갖는 모노리식 압력감지 IC의 제조공정에 있어서, 상기 1차 에피텍셜층(14)위에 반대전도성의 2차 에피텍셜층(16)을 성장시키는 단계; 와, 상기 압전저항기(41-44) 및, IC의 나머지가 상기 2차 에피텍셜층(16)내에 형성되는 단계; 를 포함함을 특징으로 하는 모노리식 압력검지 IC의 제조공정.
제1항에 있어서, 상기 1차 에피텍셜층(14)에 상기 1차 에피텍셜층의 전도성과는 반대의 전도성을 가지는 표면영역인 n형영역(20)을 형성하고, 상기 P형층(12)과, 주변영역내의 두 전도성을 갖는 복수표면 영역인 P형 및 n형 영역부(18,20)을 실질적으로 중첩하는 단계; P형층(12)의 주변을 실질적으로 중첩하는 영역내에서 압전저항기(41-44), 수직트랜지스터(50)의 베이스영역(50b)수평트랜지스터(48)의 에미터(48a) 및 콜렉터(48c)영역 및, P-n접합격리장벽으로 제공하기 위한 반대전도성의 국지(局地)영역을 1차 도우핑 단계에 의해서 2차 에피텍셜층(16)에 형성하는 단계; 수직트랜지스터(50)의 에미터영역(50a), 수평트랜지스터내의 베이스접촉영역, 수직트랜지스터내의 도우프처리된 콜렉터접촉 영역으로 제공하기 위한 1차 에피텍셜층(14)의 전도성을 갖춘 제한된 영역을 2차 도우핑단계에 의해서 2차 에피텍셜층(16)에 형성하는 단계; IC에 상기 2차 에피텍셜층(16)의 압전저항기(41-44)와, 수직 및 수평트랜지스터를 금속화공정으로 상호 연결하는 단계; 및, 주변아래에 압전저항기(41-44)을 가지는 격막을 형성하기 위하여 P형층(12)이 배열된 공간(54)을 웨이퍼(10)의 후면에 형성하는 단계; 를 포함함을 특징으로 하는 모노리식 압력검지 IC의 제조공정.
제1항 또는 제2항에 있어서, 상기 1차 에피텍셜층(14)은 처음에 추가적인 도우핑처리없이 부분적으로 성장되고, 다음에는 주가적인 도우핑처리에 의해 성장되는 것을 특징으로 하는 모노리식 압력검지 IC의 제조공정.
비교적 높은 고유저항이면서 칩에 얇은 영역을 형성하기 위한 공간(54)을 저면(13)에 갖춘 웨이퍼(10); 상기 공간의 깊이를 한정하기 위하여 상기 공간(54)의 바닥에서 형성되는 자은 고유저항의 에치스톱 영역인 P형층(12); 칩의 상면(11)을 중첩하는 1차 에피텍셜층(14); 을 갖춘 단결정실리콘 칩으로 이루어지는 모노리식 압력검지 IC에 있어서, 상기 1차 에피텍셜층(14)에 중첩되고, 그와 반대전도성을 갖추며, 상기 P형층(12)의 주변을 중첩하도록 대칭적으로 배치된 복수의 압전저항기(41-44)를 포함하는 중앙영역을 갖추면서, 또한 IC를 형성하기 위해 상기 압전저항기에 상호 연결되는 트랜지스터(48,50) 및 P-n접합 격리영역이 형성되는 주변영역을 갖춘 2차 에피텍셜층(16)을 포함함을 특징으로 하는 모노리식 압력검지 IC.
제4항에 있어서, 상기 2차 에피텍셜층(16)은 상기 IC에서 압전저항기(41-44)를 상호연결하기 위하여 복수의 수평 트랜지스터(48)와 복수의 수직트랜지스터(50)를 포함함을 특징으로 하는 모노리식 압력 검지 IC.
제4항 또는 제5항에 있어서, 상기 웨이퍼(10)는 n형이고, 에치스톱영역인 P형층(12)은 P형이며, 상기 1차 에피텍셜층(14)은 P형이고, 상기 2차 에피텍셜층(16)은 n형인 것을 특징으로 하는 모노리식 압력검지 IC.
제4항에 있어서, 상기 에치스톱영역인 P형층(12)은 정사각형이고, 휘스톤 브리지를 형성하도록 연결된 상기 정사각형의 4변위에는 4개의 압전저항기(41-44)가 배치된 것을 특징으로 하는 모노리식 압력검지 IC.
제7항에 있어서, 상기 정사각형이 공간(54)으로 형성됨을 특징으로 하는 모노리식 압력검지 IC.
제4항에 있어서, 상기 칩의 상, 저면(11,13)이〈100〉결정면을 따라 놓여짐을 특징으로 하는 모노리식 압력검지 IC.