JPS6269547A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6269547A JPS6269547A JP60208663A JP20866385A JPS6269547A JP S6269547 A JPS6269547 A JP S6269547A JP 60208663 A JP60208663 A JP 60208663A JP 20866385 A JP20866385 A JP 20866385A JP S6269547 A JPS6269547 A JP S6269547A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- layer
- semiconductor
- well
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 146
- 239000000758 substrate Substances 0.000 claims abstract description 56
- 239000012535 impurity Substances 0.000 abstract description 83
- 238000009792 diffusion process Methods 0.000 abstract description 29
- 238000010438 heat treatment Methods 0.000 abstract description 13
- 239000004020 conductor Substances 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 description 21
- 230000007704 transition Effects 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000003745 diagnosis Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004898 kneading Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特に相補形ＭＴＳ（以下、
ＣＭＩＳと略称する。）ＦＥＴを形成するのに好適な半
導体装置に関する。
ＣＭＩＳと略称する。）ＦＥＴを形成するのに好適な半
導体装置に関する。
従来、ＣＭＩＳＦＥＴを使用する半導体集積回路装置に
おいては、ラッチアップ防止のために高濃度に不純物注
入された半導体基板表面にエピタキシャル成長法により
低濃度に不純物注入さね、た半導体層を形成し、この半
導体層上にＣＭＴＳＦＥＴを形成する。
おいては、ラッチアップ防止のために高濃度に不純物注
入された半導体基板表面にエピタキシャル成長法により
低濃度に不純物注入さね、た半導体層を形成し、この半
導体層上にＣＭＴＳＦＥＴを形成する。
この（ｌｉＩｓＦＥＴの製造にお（・では、前ロ１シイ
氏濃度に不純物注入された半導体層中に逆導電形の半導
体領域（ウニ／Ｉ／）を形成する。このウェルを１内部
にＭＩＳＦＥＴを形成するのでウェル表面力）ら深い部
分ま↑不純物濃度が一定となることカー望ましい。従っ
て、ウェル形成の不純物を注入後、１２００℃程度の高
温で比較的長時間拡散することによりウェルな形成する
。この場合、ウェル形成のために、表面に前記半導体層
を有する前！己半導体基板に対し、高温、長時間の熱処
理を行なうと、高濃度に不純物が注入された半導体基板
側から、低濃度に不純物が注入された半導体層中に不純
物の拡散が起こる。特にこの拡散は高濃度に不純物が注
入された半導体基板がＰ形半導体であるときに顕著とな
る。こねは、Ｎ形半導体が不純物の拡散係数の小さなひ
素（Ａｓ）を使用できるのに対し、Ｐ形半導体はボロン
（Ｂ）しかないためである。
氏濃度に不純物注入された半導体層中に逆導電形の半導
体領域（ウニ／Ｉ／）を形成する。このウェルを１内部
にＭＩＳＦＥＴを形成するのでウェル表面力）ら深い部
分ま↑不純物濃度が一定となることカー望ましい。従っ
て、ウェル形成の不純物を注入後、１２００℃程度の高
温で比較的長時間拡散することによりウェルな形成する
。この場合、ウェル形成のために、表面に前記半導体層
を有する前！己半導体基板に対し、高温、長時間の熱処
理を行なうと、高濃度に不純物が注入された半導体基板
側から、低濃度に不純物が注入された半導体層中に不純
物の拡散が起こる。特にこの拡散は高濃度に不純物が注
入された半導体基板がＰ形半導体であるときに顕著とな
る。こねは、Ｎ形半導体が不純物の拡散係数の小さなひ
素（Ａｓ）を使用できるのに対し、Ｐ形半導体はボロン
（Ｂ）しかないためである。
ここで、第５図に示す如く、高濃度に不純物が注入され
た半導体基板１上にエピタキシャル成長法により低不純
物濃度の半導体層２を形成してなる従来の半導体基板に
おいて、この半導体基板１はボロンを不純物としたＰ形
半導体であり、１×１０ ” ｃｍ−”の不純物濃度を
有し、また半導体層２はボロンを不純物としたＰ形半導
体であり、１×１０１ｓｃｒｎ−１の不純物濃度を有し
、この半導体層２の厚さは９μｍであるものとする。こ
のような条件の下に半導体層２に１２００℃、１８０分
のウェル不純物拡散を行なった場合における、ウェルの
不純物拡散を行なう前の不純物濃度分布とウェルの不純
物拡散後の不純物濃度分布のシミュレーション結果を第
６図に示す。第６図において、イは不純物拡散前の不純
物濃度分布を示し、口は不純物拡散後の不純物濃度分布
を示している。
た半導体基板１上にエピタキシャル成長法により低不純
物濃度の半導体層２を形成してなる従来の半導体基板に
おいて、この半導体基板１はボロンを不純物としたＰ形
半導体であり、１×１０ ” ｃｍ−”の不純物濃度を
有し、また半導体層２はボロンを不純物としたＰ形半導
体であり、１×１０１ｓｃｒｎ−１の不純物濃度を有し
、この半導体層２の厚さは９μｍであるものとする。こ
のような条件の下に半導体層２に１２００℃、１８０分
のウェル不純物拡散を行なった場合における、ウェルの
不純物拡散を行なう前の不純物濃度分布とウェルの不純
物拡散後の不純物濃度分布のシミュレーション結果を第
６図に示す。第６図において、イは不純物拡散前の不純
物濃度分布を示し、口は不純物拡散後の不純物濃度分布
を示している。
こねから判るように、ウェルの不純物拡散的には、低濃
度に不純物が注入された半導体層２が約９μｍあったの
に対し、１２００℃、１８０分のウェル不純物拡散を行
なうことにより、ＣＭＩＳを形成するのに必要な不純物
濃度が略一定の有効な領域は約２μｍに減少してしまう
。
度に不純物が注入された半導体層２が約９μｍあったの
に対し、１２００℃、１８０分のウェル不純物拡散を行
なうことにより、ＣＭＩＳを形成するのに必要な不純物
濃度が略一定の有効な領域は約２μｍに減少してしまう
。
また、半導体層２に形成されるＣＭＴＳＦＥＴのラッチ
アップ対策として、高濃度に不純物が注入された半導体
基板１を使用する目的は、ＣＭＩＳＦＥＴを構成した場
合にこの高濃度の不純物層の存在により半導体基板１を
低抵抗化し、基板電流による基板電位の上昇を防止する
とともに半導体基板が寄生バイポーラトランジスタのベ
ースとなる場合にベース領域でのポールとエレクトロン
との再結合を増大させることにある。そしてこれにより
その寄生バイポーラトランジスタのコレクタ・エミッタ
間電流（エミッタ接地電流増幅率ｈｆｅ）を小さくし、
寄生サイリスタを構成する他方の寄生バイポーラトラン
ジスタのベース側の電圧降下を小さくし動作しにくくす
る。即ち寄生サイリスタが動作しないようにする。従っ
てラッチアップの防止が図ねるのである。
アップ対策として、高濃度に不純物が注入された半導体
基板１を使用する目的は、ＣＭＩＳＦＥＴを構成した場
合にこの高濃度の不純物層の存在により半導体基板１を
低抵抗化し、基板電流による基板電位の上昇を防止する
とともに半導体基板が寄生バイポーラトランジスタのベ
ースとなる場合にベース領域でのポールとエレクトロン
との再結合を増大させることにある。そしてこれにより
その寄生バイポーラトランジスタのコレクタ・エミッタ
間電流（エミッタ接地電流増幅率ｈｆｅ）を小さくし、
寄生サイリスタを構成する他方の寄生バイポーラトラン
ジスタのベース側の電圧降下を小さくし動作しにくくす
る。即ち寄生サイリスタが動作しないようにする。従っ
てラッチアップの防止が図ねるのである。
しかしながら、従来の半導体基板では、ＣＭＩＳＦＥＴ
を構成する半導体層２にウェルの不純物拡散の熱処理を
行なった際、高濃度に不純物が注入された半導体基板１
から、低濃度に不純物が注入された半導体層２へ不純物
が拡散し、第６図に示すように低濃度不純物層から高濃
度不純物層への遷移領域が大きくなる。従ってＣＭＩＳ
ＦＥＴを構成した場合、前記寄生バイポーラトランジス
タのベース側の寄生抵抗が大きく、この寄生バイポーラ
トランジスタが動作しやすくなり、従って寄生サイリス
タがオン状態となりやすくなりラッチアップが起りやす
くなる。よって高濃度に不純物が注入された半導体基板
１を用いてラッチアップ対策としたことの効果（ラッチ
アップ防止効果）が半減してしまう。
を構成する半導体層２にウェルの不純物拡散の熱処理を
行なった際、高濃度に不純物が注入された半導体基板１
から、低濃度に不純物が注入された半導体層２へ不純物
が拡散し、第６図に示すように低濃度不純物層から高濃
度不純物層への遷移領域が大きくなる。従ってＣＭＩＳ
ＦＥＴを構成した場合、前記寄生バイポーラトランジス
タのベース側の寄生抵抗が大きく、この寄生バイポーラ
トランジスタが動作しやすくなり、従って寄生サイリス
タがオン状態となりやすくなりラッチアップが起りやす
くなる。よって高濃度に不純物が注入された半導体基板
１を用いてラッチアップ対策としたことの効果（ラッチ
アップ防止効果）が半減してしまう。
なお、Ｎ型エピタキシャルウェハを用いた０ＭＯ８につ
いては、例えば、日経マグロウヒル社発行、日経エレク
トロニクス、１９８２年６月２１日号、Ｐ１４６〜１４
８に示されている。
いては、例えば、日経マグロウヒル社発行、日経エレク
トロニクス、１９８２年６月２１日号、Ｐ１４６〜１４
８に示されている。
本発明の目的は、半導体基板とは同−導電形でウェルが
形成されるべき半導体層にウェルを形成した場合、従来
に比べ、ＣＭＩＳＦＥＴを形成するのに必要な不純物濃
度が略一定である有効領域を増大させ、かつ不純物濃度
の変化領域（遷移領域）を減少させることができ、従っ
て前記半導体層にＣＭＩＳＦＥＴを構成してもラッチア
ップ防止にきわめて有効となる高信頼度の半導体基板の
構造を提供することにある。
形成されるべき半導体層にウェルを形成した場合、従来
に比べ、ＣＭＩＳＦＥＴを形成するのに必要な不純物濃
度が略一定である有効領域を増大させ、かつ不純物濃度
の変化領域（遷移領域）を減少させることができ、従っ
て前記半導体層にＣＭＩＳＦＥＴを構成してもラッチア
ップ防止にきわめて有効となる高信頼度の半導体基板の
構造を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりｆある。
を簡単に説明すれば、下記のとおりｆある。
すなわち、本発明に係る半導体基板は、高濃度に一導電
形不純物が注入された半導体基板上に逆導電、形の半導
体層を少なくとも１層形成し、この上に半導体基板とは
同一導電形で、しかもウェルが形成される半導体層を形
成してなるもので、前記ウェルを形成した際、高濃度に
不純物が注入された半導体基板からの不純物拡散を酌記
逆導電形の半導体層により相殺することにより、従来に
比べＣＭＩＳＰＥＴを形成するのに必要な不純物濃度が
略一定である有効領域を増大させ、かつ前記遷移領域を
減少させることができ、従ってＣＭＩＳＦＥＴを構成し
てもラッチアップ防止にきわめて有効となり、信頼度を
向上させることができるものである。
形不純物が注入された半導体基板上に逆導電、形の半導
体層を少なくとも１層形成し、この上に半導体基板とは
同一導電形で、しかもウェルが形成される半導体層を形
成してなるもので、前記ウェルを形成した際、高濃度に
不純物が注入された半導体基板からの不純物拡散を酌記
逆導電形の半導体層により相殺することにより、従来に
比べＣＭＩＳＰＥＴを形成するのに必要な不純物濃度が
略一定である有効領域を増大させ、かつ前記遷移領域を
減少させることができ、従ってＣＭＩＳＦＥＴを構成し
てもラッチアップ防止にきわめて有効となり、信頼度を
向上させることができるものである。
〔実施例１〕
第１図は本発明による半導体基板の構造の第１実施例を
示し、同図において、１１は高濃度にＰ形不純物（ボロ
ン）が注入さハたＰ形半導体基板であって、不純物濃度
をＩ Ｘ １０” ｃｍ−”とする。
示し、同図において、１１は高濃度にＰ形不純物（ボロ
ン）が注入さハたＰ形半導体基板であって、不純物濃度
をＩ Ｘ １０” ｃｍ−”とする。
また１２はこの半導体基板１１上に形成されたＮ形半導
体層であって、この半導体層１２はりん［Ｆ］を不純物
とし、不純物濃度３ Ｘ １０” ｃｍ−”で厚さ３μ
ｍとする。１３はこの半導体層１２−ヒに形成された、
かつ低濃度にＰ形不純物（ボロン）が注入されたＰ形半
導体層であって、この半導体層１３はボロン■を不純物
とし、不純物濃度１．２×１０”ｃＩｎ−’で厚さ６μ
ｍとする。半導体層Ｉ３はＣＭＩＳＦＥＴを構成する層
であり、実質的ＫＭＩＳＦＥＴの基板部分を構成する。
体層であって、この半導体層１２はりん［Ｆ］を不純物
とし、不純物濃度３ Ｘ １０” ｃｍ−”で厚さ３μ
ｍとする。１３はこの半導体層１２−ヒに形成された、
かつ低濃度にＰ形不純物（ボロン）が注入されたＰ形半
導体層であって、この半導体層１３はボロン■を不純物
とし、不純物濃度１．２×１０”ｃＩｎ−’で厚さ６μ
ｍとする。半導体層Ｉ３はＣＭＩＳＦＥＴを構成する層
であり、実質的ＫＭＩＳＦＥＴの基板部分を構成する。
そしてウェルはこの半導体層１３に形成される。
第４図は、第１図に示した基板を用いてＣＭ工Ｓを構成
した例を示す。
した例を示す。
第４図において、ＮチャネルＭＩＳＦＥＴは、半導体領
域１３に形成され、ゲート絶縁膜１６゜ゲート電極１７
及びＮ＋形半導体領域１９からなるソース・ドレイン領
域からなる。また、ＰチャネルＭＩＳＦＥＴは、半導体
領域１３内に設けられたＮ−形ウエル領域１４に形成さ
れ、ゲート絶縁膜１６．ゲート電極１７及びＰ＋形半導
体領域２０からなるソース・ドレイン領域からなる。図
中、１５はフィールド絶縁膜、１８はＳ ｉＯ，膜、２
１はＰＳＧ （リンシリケートガラス）膜、２２はアル
ミニウム膜である。また、Ｎ＋形半導体領域１９は、ウ
ェル領域１４に対する給電を行う。
域１３に形成され、ゲート絶縁膜１６゜ゲート電極１７
及びＮ＋形半導体領域１９からなるソース・ドレイン領
域からなる。また、ＰチャネルＭＩＳＦＥＴは、半導体
領域１３内に設けられたＮ−形ウエル領域１４に形成さ
れ、ゲート絶縁膜１６．ゲート電極１７及びＰ＋形半導
体領域２０からなるソース・ドレイン領域からなる。図
中、１５はフィールド絶縁膜、１８はＳ ｉＯ，膜、２
１はＰＳＧ （リンシリケートガラス）膜、２２はアル
ミニウム膜である。また、Ｎ＋形半導体領域１９は、ウ
ェル領域１４に対する給電を行う。
なお、ＮチャネルＭＩＳＦＥＴは、半導体領域１３内に
設けた、領域１３とは異なる不純物濃度を有するＰ−形
ウエル領域に形成してもよい。
設けた、領域１３とは異なる不純物濃度を有するＰ−形
ウエル領域に形成してもよい。
また、後の説明から理解されるように、半導体装置の完
成時に領域１２は打ち消されるものであってよい。すな
わち、ウェル領域１４形成時の熱処理によって、領域１
１から拡散したＰ形不純物によって、領域１２のＮ形不
純物が打ち消されてもよい。この場合にも本発明の効果
は十分得られるものである。
成時に領域１２は打ち消されるものであってよい。すな
わち、ウェル領域１４形成時の熱処理によって、領域１
１から拡散したＰ形不純物によって、領域１２のＮ形不
純物が打ち消されてもよい。この場合にも本発明の効果
は十分得られるものである。
このようなＣＭＩＳ構造において、前記半導体基板の構
造では、先ず半導体基板１１は半導体基板１１の高濃度
不純物層の存在により、前述したと同様にＣＭＩ ５Ｆ
ＥＴを構成した場合に基板電位の上昇を防止し、かつ寄
生バイポーラトランジスタ（ＮＰＮ）ランジスタ）のベ
ース領域でのホールとエレクトロンとの再結合の増加を
うながし、もってラッチアップの防止を図ろうとするも
のである。
造では、先ず半導体基板１１は半導体基板１１の高濃度
不純物層の存在により、前述したと同様にＣＭＩ ５Ｆ
ＥＴを構成した場合に基板電位の上昇を防止し、かつ寄
生バイポーラトランジスタ（ＮＰＮ）ランジスタ）のベ
ース領域でのホールとエレクトロンとの再結合の増加を
うながし、もってラッチアップの防止を図ろうとするも
のである。
そして本発明ではウェル１４形成の際の熱処理を行なっ
ても、次のようにラッチアップ防止効果が半減しないも
のである。
ても、次のようにラッチアップ防止効果が半減しないも
のである。
即ち、ウェル１４の不純物拡散などの熱処理を行なうと
、高濃度に不純物が注入された半導体基板１１中の不純
物が、低濃度に不純物が注入された半導体層１３に向っ
て拡散するが、半導体基板１１と半導体ｊｔｉ１３の間
に介在する逆導電形（Ｎ形）の半導体層１２により、半
導体基板１１の不純物の拡散が相殺され、その不純物拡
散による影響が防止される。
、高濃度に不純物が注入された半導体基板１１中の不純
物が、低濃度に不純物が注入された半導体層１３に向っ
て拡散するが、半導体基板１１と半導体ｊｔｉ１３の間
に介在する逆導電形（Ｎ形）の半導体層１２により、半
導体基板１１の不純物の拡散が相殺され、その不純物拡
散による影響が防止される。
いま、たとえば半導体層１３に対してウェル１４の不純
物拡散を１２００℃、１８０分行なった場合のウェル１
４拡散後の不純物濃度分布を第３図に示す。同図におい
て、口は第５図で説明した従来例の場合を示し、ハは第
１図実施例の場合を示している。なお、半導体基板１，
１１の不純物濃度、半導体層２，１２．１３の不純物濃
度および膜厚は前述したとおりである。
物拡散を１２００℃、１８０分行なった場合のウェル１
４拡散後の不純物濃度分布を第３図に示す。同図におい
て、口は第５図で説明した従来例の場合を示し、ハは第
１図実施例の場合を示している。なお、半導体基板１，
１１の不純物濃度、半導体層２，１２．１３の不純物濃
度および膜厚は前述したとおりである。
この第３図から判るように、従来例ではＣＭＩＳＦＥＴ
を構成するのに必要な不純物濃度が略一定である有効領
域の膜厚が２μｍ、遷移領域が７μｍであったのに対し
、本発明に係る実施例では前記有効領域の膜厚が３μｍ
と増加し、遷移領域が６μｍと減少している。
を構成するのに必要な不純物濃度が略一定である有効領
域の膜厚が２μｍ、遷移領域が７μｍであったのに対し
、本発明に係る実施例では前記有効領域の膜厚が３μｍ
と増加し、遷移領域が６μｍと減少している。
このように低濃度に不純物が注入された半導体層１３の
実質的に使用可能な領域、即ちＣＭＩ ５ＦＥＴを構成
するにの必要な不純物濃度が略一定の有効領域を従来に
比べ増大させることができる。
実質的に使用可能な領域、即ちＣＭＩ ５ＦＥＴを構成
するにの必要な不純物濃度が略一定の有効領域を従来に
比べ増大させることができる。
そして低濃度層から高濃度層への変化領域（深さ３μｍ
位置より深さ９μｍ位置に至る領域）である遷移領域の
不純物分布の変化が急峻となり、遷移領域が従来に比べ
減少する。従って遷移領域におけろ寄生抵抗が小さくな
る。即ち、ＣＭＩＴＦＥＴを構成した場合、寄生バイポ
ーラトランジスタ（ＮＰＮ）ランジスタ）のベース側に
接続さねる前記寄生抵抗が小さくなること忙より、この
寄生バイポーラトランジスタが動作しにくくなり、従っ
て寄生サイリスタがオンしにくくなりラッチアップが防
止さＪする。よってＣＭＴＳＰＦ、Ｔを用いた半導体集
積回路装置の信頼性を向上させることができる。
位置より深さ９μｍ位置に至る領域）である遷移領域の
不純物分布の変化が急峻となり、遷移領域が従来に比べ
減少する。従って遷移領域におけろ寄生抵抗が小さくな
る。即ち、ＣＭＩＴＦＥＴを構成した場合、寄生バイポ
ーラトランジスタ（ＮＰＮ）ランジスタ）のベース側に
接続さねる前記寄生抵抗が小さくなること忙より、この
寄生バイポーラトランジスタが動作しにくくなり、従っ
て寄生サイリスタがオンしにくくなりラッチアップが防
止さＪする。よってＣＭＴＳＰＦ、Ｔを用いた半導体集
積回路装置の信頼性を向上させることができる。
なお、ここでは、半導体層１２の不純物濃度は３ Ｘ
１０” ｃｍ−” ｒ膜厚は３μｍとし、ウェル拡散の
熱処理条件は１２００℃、１８０分の場合であったが、
ＣＭＩＳＦＥＴの製造罠おいて、使用される熱処理条件
（特に温度１時間）により最適となるように、即ち、半
導体基板１１の不純物の拡散による影響が防止（相殺）
できるように半導体層１２の不純物濃度および膜厚を適
宜な値に設定してやればよい。
１０” ｃｍ−” ｒ膜厚は３μｍとし、ウェル拡散の
熱処理条件は１２００℃、１８０分の場合であったが、
ＣＭＩＳＦＥＴの製造罠おいて、使用される熱処理条件
（特に温度１時間）により最適となるように、即ち、半
導体基板１１の不純物の拡散による影響が防止（相殺）
できるように半導体層１２の不純物濃度および膜厚を適
宜な値に設定してやればよい。
〔実施例２〕
第２図は本発明による半導体基板の構造の第２実施例を
示し、第１図との相異点は半導体層１２０代りに、不純
物濃度の異なる第１のＮ形半導体層１２ａと第２のＮ形
半導体層１２ｂからなる多層構造（ここでは２層構造）
としたことにあり、Ｎ形半導体層１２ａ、１２ｂの膜厚
および不純物濃度は夫々１μｍ、２μｍおよびｌ Ｘ
１０”ｃｍ−” 。
示し、第１図との相異点は半導体層１２０代りに、不純
物濃度の異なる第１のＮ形半導体層１２ａと第２のＮ形
半導体層１２ｂからなる多層構造（ここでは２層構造）
としたことにあり、Ｎ形半導体層１２ａ、１２ｂの膜厚
および不純物濃度は夫々１μｍ、２μｍおよびｌ Ｘ
１０”ｃｍ−” 。
Ｉ Ｘ １０Ｉ６ｔｙｎ−”である。その他の構成は第
１図の場合と同様である。
１図の場合と同様である。
次に、第１図実施例の場合と同様にウェルの不純物拡散
を１２００℃、１８０分行なった場合におけるウェル拡
散後の不純物濃度分布は第３図の二で示される。これか
ら判るように前記有効領域の膜厚は３．５μｍとなり第
１図実施例の場合（第３図のハ参照）よりも更によくな
る。また遷移領域も第１図実施例（第３図のハ診照）に
比べ減少し、更によくなる。従って遷移領域の寄生抵抗
は第１図実施例の場合よりも更に小さくなるので、ＣＭ
ＩＳＦＥＴを半導体層１３に構成した場合、第１図実施
例の場合よりもより一層ラッチアップの防止が図れる。
を１２００℃、１８０分行なった場合におけるウェル拡
散後の不純物濃度分布は第３図の二で示される。これか
ら判るように前記有効領域の膜厚は３．５μｍとなり第
１図実施例の場合（第３図のハ参照）よりも更によくな
る。また遷移領域も第１図実施例（第３図のハ診照）に
比べ減少し、更によくなる。従って遷移領域の寄生抵抗
は第１図実施例の場合よりも更に小さくなるので、ＣＭ
ＩＳＦＥＴを半導体層１３に構成した場合、第１図実施
例の場合よりもより一層ラッチアップの防止が図れる。
そしてＣＭＩＳＦＥＴを用いた半導体集積回路装置の信
頼性をより一層向上させることができる。
頼性をより一層向上させることができる。
なお、ここでは半導体層１２ａ 、 １２ｂの不純物濃
度および膜厚は、夫々Ｉ Ｘ １０”ｃｍ−” ＋ Ｉ
Ｘ１０１６鍔−３および１μｍ、２μｍとし、ウェル
拡散の熱処理条件は１２００℃、１８０分の場合であっ
たが、ＣＭＴＳＦＥＴの製造において使用される熱処理
条件（特に温度１時間）により最適となるように、即ち
半導体基板１１の不純物の拡散による影響が防止（相殺
）できるように、半導体層１２ａ、１２ｂの不純物濃度
および膜厚を設定してやればよい。
度および膜厚は、夫々Ｉ Ｘ １０”ｃｍ−” ＋ Ｉ
Ｘ１０１６鍔−３および１μｍ、２μｍとし、ウェル
拡散の熱処理条件は１２００℃、１８０分の場合であっ
たが、ＣＭＴＳＦＥＴの製造において使用される熱処理
条件（特に温度１時間）により最適となるように、即ち
半導体基板１１の不純物の拡散による影響が防止（相殺
）できるように、半導体層１２ａ、１２ｂの不純物濃度
および膜厚を設定してやればよい。
（１）高濃度に一導電形不純物が注入さねた半導体基板
と、この半導体基板とは同−導電形でウェルが形成され
る半導体層との間に逆導電形の半導体層を少なくとも１
層介在させることにより、熱処理（ウェル拡散などの熱
処理）に際して、半導体基板からウェルが形成される半
導体層への不純物拡散を有効に防止できる。
と、この半導体基板とは同−導電形でウェルが形成され
る半導体層との間に逆導電形の半導体層を少なくとも１
層介在させることにより、熱処理（ウェル拡散などの熱
処理）に際して、半導体基板からウェルが形成される半
導体層への不純物拡散を有効に防止できる。
（２）前記（１）により、ウェルが形成される半導体層
の実質的に使用可能な領域、即ちＣＭＩＳＦＥＴを構成
するのに必要な不純物濃度が略一定である有効領域を従
来に比べ増加させることができる。
の実質的に使用可能な領域、即ちＣＭＩＳＦＥＴを構成
するのに必要な不純物濃度が略一定である有効領域を従
来に比べ増加させることができる。
（３）前記（１）により、低濃度から高濃度層への不純
物分布の変化が急峻となり、実質的に遷移領域を従来に
比べ減少させることができる。
物分布の変化が急峻となり、実質的に遷移領域を従来に
比べ減少させることができる。
（４）前記（２＋ 、 （３）により、遷移領域におけ
る寄生抵抗を減少させろことができ、従ってＣＭＩＳＦ
ＥＴを構成した場合、寄生サイリスタを構成する一方の
寄生バイポーラトランジスタのベース側に接続される寄
生抵抗を減少させることができ、その寄生バイポーラト
ランジスタが動作しにくくなり、ラッチアップが有効に
防止できる。
る寄生抵抗を減少させろことができ、従ってＣＭＩＳＦ
ＥＴを構成した場合、寄生サイリスタを構成する一方の
寄生バイポーラトランジスタのベース側に接続される寄
生抵抗を減少させることができ、その寄生バイポーラト
ランジスタが動作しにくくなり、ラッチアップが有効に
防止できる。
（５）前記（４）により、ＣＭＩＳＦＥＴを構成した場
合、ＣＭＩＳＦＥＴを用いた半導体集積回路装置の信頼
度を増すことができる。
合、ＣＭＩＳＦＥＴを用いた半導体集積回路装置の信頼
度を増すことができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、逆導電形の
半導体層として第１図ではＮ形半導体層１２、第２図で
はＮ形半導体層１２ａと１２ｂからなる２層構造を用い
ているが、２層以上の多層構造を用いてもよい。また、
第１図、第２図では本発明をＰ″−形半導体基板１１を
用いた場合に適用しているが、Ｎ＋形半導体基板を用い
た場合に本発明を適用してもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、逆導電形の
半導体層として第１図ではＮ形半導体層１２、第２図で
はＮ形半導体層１２ａと１２ｂからなる２層構造を用い
ているが、２層以上の多層構造を用いてもよい。また、
第１図、第２図では本発明をＰ″−形半導体基板１１を
用いた場合に適用しているが、Ｎ＋形半導体基板を用い
た場合に本発明を適用してもよい。
この場合には、Ｎ＋形半導体基板上にＰ形半導体層を少
なくとも１層形成し、この上にウェルが形成されるＮ形
の半導体層を形成することになる。
なくとも１層形成し、この上にウェルが形成されるＮ形
の半導体層を形成することになる。
これはバイポーラトランジスタの形成に好適である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＩＳＦＥＴを構
成する場合（ウェル拡散も含めて）に適用した場合につ
いて説明したが、それに限定されるものではなく、たと
えばバイポーラトランジスタの構成する場合にも適用で
きる。
をその背景となった利用分野であるＣＭＩＳＦＥＴを構
成する場合（ウェル拡散も含めて）に適用した場合につ
いて説明したが、それに限定されるものではなく、たと
えばバイポーラトランジスタの構成する場合にも適用で
きる。
第１図は本発明による半導体基板の構造の第１実施例を
示す断面図、 第２図は本発明の第２実施例を示す断面図、第３図はウ
ェル拡散後の不純物濃度分布を示す特性図、 第４図は第１図の基板を利用した半導体装置の断面図、 第５図は従来の半導体基板の構造の一例を示す断面図、 第６図は第４図の場合のウェル拡散の熱処理による不純
物濃度分布を示す特性図である。 １１・・・Ｐ＋形半導体基板、１２・・・Ｎ形半導体層
、１２ａ、１２ｂ・・・Ｎ形半導体層、１３・・・Ｐ形
半導体層。 第 １ 図 第 ３ 図 １０′プ ル 悼 散 伎 の 不 托 クワ 儂 度 Ｃｃ４１Ｌ″） 第 ４ 図 第 ５ 図
示す断面図、 第２図は本発明の第２実施例を示す断面図、第３図はウ
ェル拡散後の不純物濃度分布を示す特性図、 第４図は第１図の基板を利用した半導体装置の断面図、 第５図は従来の半導体基板の構造の一例を示す断面図、 第６図は第４図の場合のウェル拡散の熱処理による不純
物濃度分布を示す特性図である。 １１・・・Ｐ＋形半導体基板、１２・・・Ｎ形半導体層
、１２ａ、１２ｂ・・・Ｎ形半導体層、１３・・・Ｐ形
半導体層。 第 １ 図 第 ３ 図 １０′プ ル 悼 散 伎 の 不 托 クワ 儂 度 Ｃｃ４１Ｌ″） 第 ４ 図 第 ５ 図
Claims (1)
- 【特許請求の範囲】 １、高濃度の第一導電形の半導体基板と、この半導体基
板上に少なくとも１層形成された第２導電形の半導体層
と、この半導体層上に形成された前記半導体基板と同一
導電形の半導体層を有することを特徴とする半導体装置
。 ２、Ｐ＾＋形半導体基板上にＮ形半導体層を形成し、こ
のＮ形半導体層上にＰ＾−形半導体層を形成してなる特
許請求の範囲第１項記載の半導体装置。 ３、Ｐ＾＋形半導体基板上にＮ＾＋型半導体層を形成し
、この上にＮ形半導体層を形成し、このＮ形半導体層上
にＰ＾−形半導体層を形成してなる特許請求の範囲第１
項記載の半導体装置。 ４、Ｎ＾＋形半導体基板上にＰ形半導体層を形成し、こ
の上にＮ＾−形半導体層を形成してなる特許請求の範囲
第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208663A JPS6269547A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208663A JPS6269547A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6269547A true JPS6269547A (ja) | 1987-03-30 |
Family
ID=16559987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208663A Pending JPS6269547A (ja) | 1985-09-24 | 1985-09-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6269547A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318265A (ja) * | 1988-05-02 | 1989-12-22 | Delco Electron Corp | モノリシック感圧集積回路及びその製造方法 |
-
1985
- 1985-09-24 JP JP60208663A patent/JPS6269547A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01318265A (ja) * | 1988-05-02 | 1989-12-22 | Delco Electron Corp | モノリシック感圧集積回路及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0315346B2 (ja) | ||
| KR910006672B1 (ko) | 반도체 집적회로 장치 및 그의 제조 방법 | |
| JPS6269547A (ja) | 半導体装置 | |
| JPH0447463B2 (ja) | ||
| US5008724A (en) | Semiconductor device | |
| JPS5949702B2 (ja) | 半導体集積回路装置 | |
| JPS5944784B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JP2508218B2 (ja) | 相補型ｍｉｓ集積回路 | |
| JPS6237816B2 (ja) | ||
| JPS63175463A (ja) | バイｍｏｓ集積回路の製造方法 | |
| JP3351193B2 (ja) | 半導体装置の製造方法 | |
| JP2678081B2 (ja) | 半導体集積回路装置 | |
| JPH0387072A (ja) | 半導体装置 | |
| KR0164526B1 (ko) | 매몰형 수평구조 바이폴라 트랜지스터 및 그 제조 방법 | |
| JPH02170571A (ja) | 半導体装置とその製造方法 | |
| JP2006165370A (ja) | 半導体装置及びその製造方法 | |
| JP2926723B2 (ja) | 相補型半導体装置 | |
| JPS62120065A (ja) | Ｃｍｏｓ型集積回路の製造方法 | |
| JPH118381A (ja) | 半導体装置 | |
| JPH0321055A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS63131562A (ja) | 半導体装置の製造方法 | |
| JPH09283534A (ja) | 半導体装置の製造方法 | |
| JPH0645533A (ja) | Ｃｍｏｓ型電界効果半導体装置およびその製造方法 | |
| JPS6318659A (ja) | 半導体装置 | |
| JPS59184571A (ja) | 半導体装置 |