KR920007076B1 - Apparatus for protecting pcm decoders synchronization - Google Patents

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강진구
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Abstract

The synchronization protecting circuit of pulse code modulation (PCM) comprising; a frame counter (10), a forward synchronization protecting circuit (20) for protecting the synchronization when the consecutive synchronizing error or synchronization is deviated by shifting according to the synchronizing signal of detecting terminal (21), a backward synchronization protecting circuit (30) when a similar synchronizing signal included in voice data is generated, a frame counter clear signal generator generating the clear signal of flame counter element (10) according to the output of the forward and backward synchronization protecting circuit, is used at PCM voice decording system, specially satellite broadcasting.

Description

PCM디코더의 동기 보호회로Synchronous protection circuit of PCM decoder

제1도는 본 발명에 따른 회로도.1 is a circuit diagram according to the present invention.

제2도는 본 발명에 따른 제1도의 동작 파형도.2 is an operational waveform diagram of FIG. 1 according to the present invention;

제3도는 본 발명에 따른 데이타 포멧도.3 is a data format according to the present invention.

본 발명은 PCM음성 디코딩 시스템에 있어서 동기보호회로에 관한 것으로, 특히 위성방송시 PCM음성 디코딩의 동기신호 에러가 발생했을때와 동기가 발생해서는 안되어야 할 장소에서 동기신호가 검출되었을때 이를 보호할 수 있는 PCM디코더의 동기보호회로에 관한 것이다.The present invention relates to a synchronization protection circuit in a PCM audio decoding system, and particularly, when a synchronization signal error of PCM audio decoding occurs in satellite broadcasting and when a synchronization signal is detected in a place where synchronization should not occur. The present invention relates to a synchronization protection circuit of a PCM decoder.

일반적으로 송출되는 PCM음성 방송을 수신하기 위해서는 우선 송신되는 신호로부터 동기를 검출하여 디코더의 디코딩 동작과 동기가 일치되도록 하여야 양질의 데이타를 수신할 수 있는 것으로 알려져 있다. 그러므로 어떠한 상황하에서도 동기를 안정화시키는 기술이 요구되고 있다.In general, in order to receive a PCM voice broadcast, it is known that the synchronization of the decoder is synchronized with the decoding operation of the transmitted signal so that high-quality data can be received. Therefore, there is a need for a technique for stabilizing motivation under any circumstances.

따라서 본 발명의 목적은 파워 온시 동기를 벗어남과 동기자체에 에러가 발생했을때와 동기 발생해서는 안되어야 할 장소에서 동기가 발생했을때 안정된 동기신호를 얻을 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit capable of obtaining a stable synchronization signal when synchronization occurs during power-on and when synchronization occurs in a place where an error occurs and synchronization should not occur.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도는 본 발명에 따른 회로도로써, n비트 카운터(CNT1-CNT3)가 직렬로 연결되고, 상기 카운터(CNT2)의 리플 캐리단(RC)의 출력과 상기 카운터(CNT3)의 출력단(QA, QB, QC)을 낸드게이트(G1)의 입력단에 연결하여 입력출력을 프레임단위로 카운트하는 프레임 카운트부(10)와, 상기 낸드게이트(G1)의 출력단을 오아게이트(G2)와 인버터(G7)에 연결하고 동기검출단(21)의 동기신호를 상기 오아게이트(G2)와 쉬프트레지스터(SR1)의 입력단(A)에 연결하고 상기 인버터(G7)의 출력단에 쉬프트레지스터(SR1)의 클리어단(CL)에 연결시켜 연속적인 동기에러가 동기가 벗어났을시 동기를 보호하는 전방동기보호회로(20)와, 상기 전방동기보호회로(20)가 오아게이트(G2)의 출력단을 쉬프트레지스터(SR2)의 클리어단(CL)에 연결하며 상기 낸드게이트(G1)의 출력단을 입력단(A)에 연결하고 상기 인버터(G8)의 출력단을 클럭단(CK)에 연결하여 상기 쉬프트레지스터(SR1)의 출력단(QF)의 상태와 쉬프트레지스터(SR2)의 출력단(QC)의 상태를 오아게이트(G9)에 입력하여 음성 데이타안에 포함되어 있는 유사동기신호가 발생시 동기를 보호하는 후방 동기회로(30)와, 상기 쉬프트레지스터(SR1, SR2)의 출력단(QF, QC)을 낸드게이트(G5, G6)의 입력단에 연결하고 상기 인버터(G8)의 출력단을 상기 낸드게이트(G5, G6)의 타입력단에 연결하고 상기 낸드게이트(G6)의 출력단을 디플립플롭(DF)의 클럭단(CK)과 오아게이트(G4)의 입력단에 연결하고 상기 낸드게이트(G1)의 출력단을 앤드게이트(G3)와 디플립플롭(DF)의 리세트단(Reset)에 연결하며 상기 오아게이트(G4)와 낸드게이트(G5)의 출력단을 앤드게이트(G3)의 입력단에 연결하여 상기 프레임 카운터부(10)의 클리어신호를 발생하는 프레임 카운트 클리어신호 발생부(40)로 구성된다.1 is a circuit diagram according to the present invention, in which n-bit counters CNT1-CNT3 are connected in series, and an output of the ripple carry stage RC of the counter CNT2 and an output stage QA, QB of the counter CNT3. And a frame counting unit 10 which connects QC to an input terminal of the NAND gate G1 to count input output in units of frames, and an output terminal of the NAND gate G1 to an oragate G2 and an inverter G7. Connect the synchronous signal of the synchronous detection terminal 21 to the input terminal A of the oar gate G2 and the shift register SR1 and the clear terminal CL of the shift register SR1 to the output terminal of the inverter G7. ) And the front synchronous protection circuit 20 to protect the synchronization when the continuous synchronization error is out of synchronization, and the front synchronous protection circuit 20 connects the output terminal of the ora gate G2 to the shift register SR2. The output terminal of the NAND gate G1 to an input terminal A, and By connecting the output terminal of the butter G8 to the clock terminal CK, the state of the output terminal QF of the shift register SR1 and the output terminal QC of the shift register SR2 are inputted to the oragate G9. The rear synchronizing circuit 30 which protects the synchronization when the pseudo synchronizing signal included in the voice data is generated and the output terminals QF and QC of the shift registers SR1 and SR2 are connected to the input terminals of the NAND gates G5 and G6. The output terminal of the inverter G8 is connected to the type force terminals of the NAND gates G5 and G6, and the output terminal of the NAND gate G6 is connected to the clock terminal CK and the oar gate G4 of the flip-flop DF. The output terminal of the NAND gate G1 and the reset terminal of the AND gate G3 and the flip-flop DF, and the output terminals of the OA gate G4 and the NAND gate G5. Is connected to an input terminal of the AND gate G3 to generate a clear signal of the frame counter 10. It consists of the frame count clear signal generating section 40. The

제2도는 본 발명에 따른 동작 파형도로서, 제2a도는 전원온시(동기신호와 2048비트 카운트 펄스가 빗나갈 경우)의 동작파형도로써, (a)는 낸드게이트(G1)의 출력 파형이고, (b)는 동기 동기검출단(21)의 입력 파형이며, (c)는 인버터(g7)의 출력 파형이고, (d)는 쉬프트레지스터(SR1)의 출력단(QF)의 출력 파형이며, (e)는 인버터(G8)의 출력 파형이고, (f)는 낸드게이트(G5)의 출력 파형이며, (g)는 상기 f에 따라 발생된 낸드게이트(G1)의 출력 파형도이고, (h)는 상기 (g)에 따라 오아게이트(G2)에서 출력되는 동기 파형이다.FIG. 2 is an operation waveform diagram according to the present invention, and FIG. 2a is an operation waveform diagram when power on (a synchronous signal and a 2048 bit count pulse are missed), and (a) is an output waveform of the NAND gate G1. (b) is an input waveform of the synchronous synchronous detection terminal 21, (c) is an output waveform of the inverter g7, (d) is an output waveform of the output terminal QF of the shift register SR1, e) is an output waveform of the inverter G8, (f) is an output waveform of the NAND gate G5, (g) is an output waveform diagram of the NAND gate G1 generated according to the above f, and (h) Is a synchronous waveform output from the oragate G2 according to (g) above.

제2b도는 수신신호가 드레쉬홀드 레벨이하로 내려가서 동기에러가 발생한 경우 동작 파형도로써, (i)는 낸드게이트(G1)의 출력 파형도이고, (j)는 동기검출단(21)의 입력 파형이며, (k)는 쉬프트레지스터(SR1)의 출력단(QF)의 출력 파형이다.FIG. 2B is an operation waveform diagram when a received signal falls below the threshold level and a synchronization error occurs. (I) is an output waveform diagram of the NAND gate G1, and (j) is a diagram of the synchronization detection terminal 21. FIG. (K) is an output waveform of the output terminal QF of the shift register SR1.

제2c도는 연속적인 동기검출에러가 6개 이상인 경우 동작 파형도로서, (l)는 낸드게이트(G1)의 출력 파형이고, (m)는 동기검출단(21)의 입력 파형이며, (n)은 인버터(G7)의 출력 파형이고, (o)는 오아게이트(G9)의 출력 파형이다.2C is an operation waveform diagram when there are six or more consecutive synchronous detection errors, (l) is an output waveform of the NAND gate G1, (m) is an input waveform of the synchronous detection terminal 21, and (n) Denotes an output waveform of the inverter G7, and (o) denotes an output waveform of the oragate G9.

제2d도는 발생되어서는 않되어야 할 장소에서 동기가 발생되었을때(즉 음성 데이타중에서 동기신호와 같은 패턴이 있어서 동기신호 발생)의 동작 파형도로서, (p)는 동기검출단(21)의 입력 파형이고, (q)는 낸드게이트(G1)의 출력 파형도이며, (r)는 인버터(G8)의 출력 파형이고, (s)는 오아게이트(G2)의 출력 파형이다.FIG. 2D is an operation waveform diagram when synchronization is generated at a place that should not be generated (that is, the synchronization signal is generated due to the same pattern as the synchronization signal in the audio data), and (p) is an input of the synchronization detection terminal 21. FIG. (Q) is an output waveform diagram of the NAND gate G1, (r) is an output waveform of the inverter G8, and (s) is an output waveform of the oragate G2.

(SE)는 3개의 유사동기신호가 발생되었을 때의 동작 파형도로서, (t)는 동기검출단(21)의 입력 파형이고, (u)는 인버터(G8)의 출력 파형이며, (v)는 낸드게이트(G1)의 출력 파형이고, (w)는 낸드게이트(G6)의 출력 파형이며, (x)는 디플립플롭(DF)의 출력단(Q)의 출력 파형이고, (y)는 오아게이트(G4)의 출력 파형이다.(SE) is an operation waveform diagram when three pseudo synchronizing signals are generated, (t) is an input waveform of the synchronous detection terminal 21, (u) is an output waveform of the inverter G8, and (v) Is the output waveform of the NAND gate G1, (w) is the output waveform of the NAND gate G6, (x) is the output waveform of the output terminal Q of the flip-flop DF, and (y) is This is an output waveform of the gate G4.

제3도는 본 발명에 따른 프레임 구성된다.3 is a frame configuration in accordance with the present invention.

따라서 본 발명의 구체적 일실시예를 제1도-제2도를 참조하여 상세히 설명하면, 1 프레임은 제3도와 같이 2048비트로 구성되므로 2048비트를 카운트하여 그때마다 1비트 길이의 신호를 출력하는 것이 필요하게 된다. 제1도에서 카운터(CNT1-CNT3)는 4비트 2진 카운터이고, 3개의 카운트(CNT1, CNT3)가 직렬로 연결되어 있어서 상기 카운터(CNT1-CNT3)의 동작은 0에서 2047(2048비트)까지 카운트하면 카운터(CNT2)의 출력에 의한 T입력과 카운터(CNT3)의 출력단의 상태가 모두 "하이"가 되므로 낸드게이트(G1)의 출력은 a와 같이 "로우"가 된다. 즉, 2048비트째마다 낸드게이트(G1)의 출력단이 "로우"로 떨어진다.Therefore, a specific embodiment of the present invention will be described in detail with reference to FIGS. 1 to 2, since one frame is composed of 2048 bits as shown in FIG. 3, and counting 2048 bits outputs a signal having a length of 1 bit each time. It is necessary. In FIG. 1, the counters CNT1-CNT3 are 4-bit binary counters, and the three counters CNT1 and CNT3 are connected in series so that the counters CNT1-CNT3 operate from 0 to 2047 (2048 bits). When counting, the state of the T input by the output of the counter CNT2 and the output terminal of the counter CNT3 are both "high", so the output of the NAND gate G1 is "low" as a. That is, the output terminal of the NAND gate G1 drops to "low" every 2048 bits.

이때 전방보호회로(20)의 쉬프트레지스터(SR1)의 동기검출단(21)의 동기검출펄스가 (b)와 같이 클럭단(CK)으로 인버터(G7)에서 반전되어 제2c도와 같이 입력된다. 그런데 제2a도와 같이 전원온시에는 2048비트 카운터펄스(a)와, (b)의 동기검출신호 입력이 서로 벗어나 있는 상태가 되므로 쉬프트레지스터(SR1)의 클럭단(CK)의 입력시마다 동기검출단(21)의 동기검출신호는 "하이"가 되므로 클럭단(CK)으로 클럭이 인가될 때마다 쉬프트레지스터(SR1)의 QA, QB… 출력이 차례로 "하이"가 되어 6번째 클럭이 들어가면 쉬프트레지스터(SR1)의 출력단(QF)이 "하이"가 된다.At this time, the synchronous detection pulse of the synchronous detection terminal 21 of the shift register SR1 of the front protection circuit 20 is inverted from the inverter G7 to the clock terminal CK as shown in (b) and input as shown in FIG. 2c. However, as shown in FIG. 2A, when the power-on is turned on, the 2048-bit counter pulses a and synchronous detection signal inputs of (b) are out of each other. Therefore, each time the input of the clock terminal CK of the shift register SR1 is input, the synchronous detection terminal Since the synchronization detection signal at 21 is " high ", QA, QB,... Of the shift register SR1 are applied whenever a clock is applied to the clock terminal CK. When the outputs become "high" in turn and the sixth clock enters, the output terminal QF of the shift register SR1 becomes "high".

상기 쉬프트레지스터(SR1)의 출력단(QF1)이 "하이"가 되고, 동기검출단(21)으로 (b)와 같이 다음 동기검출신호가 입력되면 낸드게이트(G5)의 입력이 모두 "하이"가 된다. 이때 낸드게이트(G5)의 출력은 "로우"가 되고 그러면 앤드게이트(G3)의 출력도 "로우"가 된다. 상기 앤드게이트(G3)의 출력이 4비트 2진 카운터(CNT1-CNT3)의 클리어단자

Figure kpo00001
와 연결되어 있어서 상기 앤드게이트(G3)가 "로우"가 되면 카운터(CNT1-CNT3)가 리세트되어 2048비트 카운터를 다시 시작하게 된다.When the output terminal QF1 of the shift register SR1 becomes "high" and the next synchronization detection signal is input to the synchronization detection terminal 21 as shown in (b), all of the inputs of the NAND gate G5 are "high". do. At this time, the output of the NAND gate G5 is " low ", and the output of the AND gate G3 is also " low ". The output of the AND gate G3 is a clear terminal of the 4-bit binary counter CNT1-CNT3.
Figure kpo00001
When the AND gate G3 becomes " low ", the counters CNT1-CNT3 are reset to restart the 2048-bit counter.

이렇게 되어 제2a도에서 보듯이 동기검출신호(b)와 디코더의 동기가 맞게 된다. 즉, 동기검출신호(1)와 2048카운트펄스(g)가 같은 파형이 될때가 디코더 동기가 맞은 상태이고, 이때 오아게이트(G2)의 출력이 "로우"가 되므로 쉬프트레지스터(SR1)를 클리어시키므로 다시 모든 출력이 "로우"상태가 되어 원상태로 회복된다.Thus, as shown in FIG. 2A, the synchronization detection signal b is synchronized with the decoder. That is, when the synchronization detection signal 1 and the 2048 count pulse g have the same waveform, the decoder synchronization is in a correct state. At this time, the output of the OR gate G2 becomes "low", which clears the shift register SR1. Again, all outputs go "low" and return to their original state.

제2b도와 같이 수신신호가 드레쉬홀드 레벨이하로 내려가서 동기검출이 안될 경우(연속적인 동기검출 에러가 5개 이하인 경우) (i)파형과 같이 맞은 상태에서 도중에 (j)와 같이 동기에러가 발생한 경우를 가정해 보자.If the received signal falls below the threshold level as shown in Fig. 2b, and the synchronous detection is not possible (when there are 5 or less consecutive synchronous detection errors), (i) A synchronous error like Suppose that occurred.

(k)파형과 같이 동기가 맞은 상태에서는 쉬프트레지스터(SR1)에서 (j)와 같이 클럭이 동기검출단(21)으로 인가될 때 동기검출신호가 입력단(a)의 입력에 인가되므로 출력이 계속 "로우"상태를 유지하게 되나, 중간에 동기에러가 발생하여 동기검출이 안되면 (j)의 클럭이 입력될 때 "하이"가 되므로 쉬프트레지스터(SR1)의 출력단(QA)이 "하이"가 된다. 이때는 낸드게이트(G1)의 카운터펄스가 그대로 동기보호회로 최종 출력으로 출력되므로 디코더의 동기는 계속 안정된 상태로 된다.(k) In the state of synchronism such as the waveform, when the clock is applied to the synchronization detection terminal 21 as shown in (j) in the shift register SR1, the synchronization detection signal is applied to the input of the input terminal a so the output continues. If the synchronization is not detected due to synchronization error in the middle, the output terminal QA of the shift register SR1 becomes high when the clock of (j) is input. . At this time, since the counter pulse of the NAND gate G1 is output as it is to the final output of the synchronization protection circuit, the synchronization of the decoder remains stable.

제2c도와 같이 연속적인 동기검출 에러가 6개 이상인 경우, (i)의 연속적인 동기에러가 6개 이상인 경우를 가정해 보자.If there are six or more consecutive synchronization detection errors as shown in FIG. 2C, assume that there are six or more consecutive synchronization errors in (i).

연속적인 동기에러가 (m)과 같이 6번째 들어오게 되면 쉬프트레지스터(SR1)의 출력단(QF)이 "하이"상태가 된다. 다음에 에러가 생기지 않고 정상적인 동기검출신호가 들어오게 되면, 제1도에서 (e)와 (m)가 동시에 "로우"가 되어 쉬프트레지스터(SR1)가 클리어되면서 쉬프트레지스터(SR1)의 출력단이 모두 "로우"가 되어 정상적인 동작을 하게 된다. 그러나 연속적인 동기에러가 (m)과 같이 계속되면 쉬프트레지스터(SR1)의 출력단(QF)가 계속 "하이"를 유지하게 되므로 오아게이트(G9)의 출력이 "하이"가 되어 동기에러 상태 표시출력을 출력시킨다(이때는 동기에러 상태로 들어감).When the continuous synchronization error enters the sixth time as shown in (m), the output terminal QF of the shift register SR1 becomes "high". Next, when no error occurs and a normal synchronous detection signal comes in, (e) and (m) become " low " at the same time in FIG. 1, the shift register SR1 is cleared, and the output terminals of the shift register SR1 are all closed. It will go "low" and it will operate normally. However, if the continuous synchronization error continues as shown in (m), the output terminal QF of the shift register SR1 remains "high", so the output of the oragate G9 becomes "high" and the synchronization error status display output. Outputs (in this case, enters into a synchronization error state).

제2b도에서와 같이 발생되어서는 안되는 장소에서는 동기가 발생되었을때(즉, 음성 데이타중에서 동기신호와 같은 패턴이 있어서 동기신호가 발생한 경우)제2d도의 (p)와 같이 유사동기신호가 2개 이하가 있을 경우 이때는 쉬프트레지스터(SR2)가 동작하게 되는데, 쉬프트레지스터(SR2)의 클럭단(CK)의 클럭이 동기검출신호를 인버터(G8)에서 (r)파형과 같이 반전되므로 첫번째 유사동기신호에서 쉬프트레지스터(SR2)의 입력단(A)에 "하이"상태이므로 출력단(QA)이 "하이"가 되고 두번째 유사동기신호에서도 마찬가지로 입력단(A)이 "하이"상태이므로 출력단(QB)가 "하이"가 된다.In a place that should not occur as shown in FIG. 2B, when synchronization occurs (i.e., when a synchronization signal occurs due to the same pattern as the synchronization signal in the voice data), two similar synchronization signals are shown as in (p) of FIG. In this case, the shift register SR2 is operated at this time. Since the clock of the clock terminal CK of the shift register SR2 inverts the synchronous detection signal like the (r) waveform of the inverter G8, the first pseudo-synchronous signal is generated. The output terminal QA is "high" because the input terminal A of the shift register SR2 is "high", and the output terminal QB is "high" because the input terminal A is "high" in the second pseudosynchronous signal. "Becomes.

다음에 2048카운트 출력 동기신호 입력이 (p)와 (q)와 같이 동시에 "로우"가 되면 제1도의 오아게이트(G2)와 (S)와 같이 "로우"가 되고 쉬프트레지스터(SR2)가 클리어된다. 이렇게 되어서 2개 이하의 유사 동기신호가 음성 데이타중에서 발생되었을때에도 안정한 동기신호를 얻을 수 있게 된다.Next, when the 2048 count output synchronous signal input becomes " low " at the same time as (p) and (q), it becomes " low " as shown in OA gates G2 and (S) in FIG. 1 and the shift register SR2 is cleared. do. In this way, stable synchronization signals can be obtained even when two or less similar synchronization signals are generated in the voice data.

3개의 유사동기신호가 발생되었을때 이번에는 3번째의 유사동기신호가 입력되면 쉬프트레지스터(SR2)의 출력단(QC)이 "하이"상태로 된다. 동시에 동기검출펄스 입력도 "하이"가 되므로 낸드게이트(G6)가 "로우"로 되고, 디플립플롭(DF)의 초기치가 "0"이므로 오아게이트(G4)의 출력이 "로우"로 되어 앤드게이트(G3)가 "로우"가 되면서 카운터(CNT1-CNT3)가 리세트된다.When three similar synchronizing signals are generated, this time, when the third pseudo synchronizing signal is input, the output terminal QC of the shift register SR2 is brought to a "high" state. At the same time, since the synchronous detection pulse input is also "high", the NAND gate G6 is "low", and since the initial value of the flip-flop DF is "0", the output of the oragate G4 is "low" and The counters CNT1-CNT3 are reset while the gate G3 is "low".

이때 계속해서 유사동기신호가 들어와도 디플립플롭(DF)의 5V가 데이타단(D)에 연결되어 있고 초기치가 "0"이므로 (5E)에 (u)도시하였듯이 세번째 유사동기신호 입력시 낸드게이트(G6)의 출력이 "로우"로 떨어지고, 오아게이트(G4) 출력이 로우가 된다. 상기 낸드게이트(G6)의 출력이 "로우"에서 "하이"로 되는 순간 출력단(Q)이 "하이"가 되면서 계속해서 유사동기신호가 들어와도 더 이상 오아게이트(G4)는 "로우"로 되지 않는다.At this time, even if a similar synchronous signal is received, 5 V of the flip-flop DF is connected to the data terminal D and the initial value is "0", so as shown in (u) in (5E), the NAND gate ( The output of G6) drops to " low ", and the output of oragate G4 goes low. As soon as the output stage Q becomes "high" when the output of the NAND gate G6 goes from "low" to "high", the oar gate G4 does not go "low" anymore even when a similar synchronizing signal is received. .

이렇게 되어 3번째 유사동기신호에서 카운터(CNT1-CNT3)가 리세트되고 이때부터 2048을 카운트하여 2048비트후 낸드게이트(G1)의 출력이 (v)와 같이 "로우"가 된다. 이때서부터 동기가 벗어남 상태로 되어 쉬프트레지스터(SR1)가 동작하여 동기 벗어남 상태를 수정하게 되어 동기가 맞추어진다.In this way, the counters CNT1-CNT3 are reset in the third pseudo-synchronous signal, and 2048 is counted from this time, and after 2048 bits, the output of the NAND gate G1 becomes " low " as shown in (v). From this point on, the synchronization is released and the shift register SR1 is operated to correct the synchronization off condition, thereby achieving synchronization.

상술한 바와 같이 파워온시 동기 벗어남과 동기신호 자체에 에러가 발생했을때와 동기가 발생해서도 안되는 상태에서 동기가 발생했을때에도 안정한 동기신호를 얻을 수 있는 이점이 있다.As described above, there is an advantage that a stable synchronization signal can be obtained even when synchronization occurs during power-on and when an error occurs in the synchronization signal itself and when synchronization occurs in a state where synchronization should not occur.

Claims (5)

PCM디코더의 동기보호회로에 있어서, 클럭을 입력하여 프레임단위로 카운트하는 프레임 카운트부(10)와, 상기 프레임 카운트부(10)의 프레임 카운트값을 클럭하고 동기검출단(21)의 동기신호에 따라 쉬프트하여 연속적인 동기에러나 동기가 벗어났을시 동기를 보호하는 전방동기보호회로(20)와, 상기 전방동기보호회로(20)의 동기신호와 프레임 카운트하여 할 한 값에 따라 상기 동기신호에 따라 쉬프트하여 음성 데이타안에 포함되어 있는 유사동기신호가 발생시 동기를 보호하는 후방 동기보호회로(30)와, 상기 전후방동기보호회로(20, 30)의 출력에 따라 상기 프레임 카운터부(10)의 클리어신호를 발생하는 프레임 카운트 클리어 신호 발생부(40)로 구성됨을 특징으로 하는 PCM디코더의 동기보호회로.In a synchronous protection circuit of a PCM decoder, a frame counting unit (10) which inputs a clock and counts it in units of frames and clocks the frame count value of the frame counting unit (10) to the synchronous signal of the synchronous detection terminal (21). The front synchronization protection circuit 20 protects the synchronization in the case of the continuous synchronization error or the synchronization out of the shift, and the synchronization signal of the front synchronization protection circuit 20 is framed with the synchronization signal according to a value to be set. Clearing of the frame counter unit 10 in accordance with the output of the rear synchronizing protection circuit 30 and the front and rear synchronizing protection circuits 20 and 30, shifting accordingly and protecting the synchronization when a similar synchronizing signal included in the voice data is generated. A synchronous protection circuit of a PCM decoder, characterized by comprising a frame count clear signal generator for generating a signal. 제1항에 있어서, 프레임 카운터부(10)가 n비트 카운터(CNT1-CNT3)가 직렬로 연결되고, 상기 카운터(CNT2)의 리플 캐리단(RC)의 출력과 상기 카운터(CNT3)의 출력단(QA, QB, QC)을 낸드게이트(G1)의 입력단에 연결하여 입력출력을 프렘임단위로 카운트하는 프레임 카운트부(10)로 구성됨을 특징으로 하는 PCM디코더의 동기보호회로.The frame counter unit 10 is an n-bit counter (CNT1-CNT3) is connected in series, the output of the ripple carry stage (RC) of the counter (CNT2) and the output terminal of the counter (CNT3) ( And a frame counting unit (10) which connects QA, QB, and QC to an input terminal of the NAND gate (G1) to count the input output in frame units. 제1항에 있어서, 전방동기보호회로(20)가 상기 낸드게이트(G1)의 출력단을 오아게이트(G2)와 인버터(G7)에 연결하고 동기검출단(21)의 동기신호를 상기 오아게이트(G2)와 쉬프트레지스터(SR1)의 입력단(A)에 연결하고 상기 인버터(G7)의 출력단에 쉬프트레지스터(SR1)의 클리어단(CL)에 연결시켜 구성됨을 특징으로 하는 PCM디코더의 동기보호회로.The front synchronous protection circuit 20 connects an output terminal of the NAND gate G1 to an oragate G2 and an inverter G7, and transmits a synchronization signal of the synchronous detection terminal 21 to the ora gate. And a G2) and an input terminal A of the shift register SR1, and an output terminal of the inverter G7 to a clear terminal CL of the shift register SR1. 제1항에 있어서, 후방동기보호회로(30)가 상기 전방동기보호회로(20)의 오아게이트(G2)의 출력단을 쉬프트레지스터(SR2)의 클리어단(CL)에 연결하며 상기 낸드게이트(G1)의 출력단을 입력단(A)에 연결하고 상기 인버터(G8)의 출력단을 클럭단(CK)에 연결하여 상기 쉬프트레지스터(SR1)의 출력단(QF)의 상태와 쉬프트레지스터(SR2)의 출력단(QC)의 상태를 오아게이트(G9)에 입력하여 음성 데이타안에 포함되어 있는 유사동기신호가 발생시 동기를 보호하는 후방 동기회로(30)로 구성됨을 특징으로 하는 PCM디코더의 동기보호회로.The NAND gate (G1) of claim 1, wherein the rear synchronous protection circuit (30) connects the output terminal of the oragate (G2) of the front synchronous protection circuit (20) to the clear terminal (CL) of the shift register (SR2). Is connected to the input terminal A and the output terminal of the inverter G8 is connected to the clock terminal CK to output the state QC of the shift register SR1 and the output terminal QC of the shift register SR2. And a rear synchronizing circuit (30) which protects the synchronizing signal when the pseudo synchronizing signal contained in the voice data is generated by inputting the state of the signal to the oragate (G9). 제1항에 있어서, 프레임 카운트 클리어신호 발생부(40)이 상기 쉬프트레지스터(SR1, SR2)의 출력단(QF, QC)을 낸드게이트(G5, G6)의 입력단에 연결하고 상기 인버터(G8)의 출력단을 상기 낸드게이트(G5, G6)의 타입력단에 연결하고 상기 낸드게이트(G6)의 출력단을 디플립플롭(DF)의 클럭단(CK)과 오아게이트(G4)의 입력단에 연결하고 상기 낸드게이트(G1)의 출력단을 앤드게이트(G3)와 디플립플롭(DF)의 리세트단(Reset)에 연결하며 상기 오아게이트(G4)와 앤드게이트(G5)의 출력단을 앤드게이트(G3)의 입력단에 연결하여 상기 프레임 카운터부(10)의 클리어신호를 발생하는 프레임 카운트 클리어신호 발생부(40)로 구성됨을 특징으로 하는 PCM디코더의 동기보호회로.The inverter of claim 1, wherein the frame count clear signal generator 40 connects the output terminals QF and QC of the shift registers SR1 and SR2 to the input terminals of the NAND gates G5 and G6. The output terminal is connected to the type force terminal of the NAND gates G5 and G6, and the output terminal of the NAND gate G6 is connected to the input terminal of the clock terminal CK of the deflip-flop DF and the oar gate G4, and the NAND The output terminal of the gate G1 is connected to the reset terminal of the AND gate G3 and the flip-flop DF, and the output terminals of the oracle G4 and the AND gate G5 are connected to the AND gate G3. And a frame count clear signal generation unit (40) which is connected to an input terminal and generates a clear signal of the frame counter unit (10).
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