Claims (5)
PCM 디코더의 동기 보호회로에 있어서, 클럭을 입력하여 프레임단위로 카운트하는 프레임 카운트부(10)와, 상기 프레임 카운트부(10)의 프레임 카운트값을 클럭하고 동기 검출단(21)의 동기신호에 따라 쉬프트하여 연속적인 동기에러나 동기가 벗어났을시 동기를 보호하는 전방동기보호회로(20)와, 상기 전방동기 보호회로(20)의 동기신호와 프레임카운트하여 할 한 값에 따라 상기 동기신호에 따라 동기신호에 따라 쉬프트하여 음성 데이터안에 포함되어 유사 동기신호가 발생시 동기를 보호하는 후방 동기보호회로(30)와, 상기 전후방송기 보회회로(20,30)의 출력에 따라 상기 프레임 카운터부(10)의 클리어신호를 발생하는 프레임 카운트 클리어 신호 발생부(40)로 구성됨을 특징으로 하는 PCM 디코더의 동기 보호회로.In the synchronous protection circuit of the PCM decoder, a frame counting unit (10) which inputs a clock and counts it in units of frames and clocks the frame count value of the frame counting unit (10) to the synchronous signal of the synchronous detection unit (21). The front synchronization protection circuit 20 protects the synchronization when there is a continuous synchronization error or the synchronization is out, and the synchronization signal of the front synchronization protection circuit 20 is frame counted to the synchronization signal according to a value to be set. The frame counter unit 10 is shifted according to the synchronization signal and included in the voice data to protect the synchronization when a similar synchronization signal is generated, and the frame counter unit 10 according to the outputs of the front and rear broadcaster circuits 20 and 30. And a frame count clear signal generator (40) for generating a clear signal of the PCM decoder.
제1항에 있어서, 프레임 카운터부(10)가 n비트 카운터(CNT1-CNT3)가 직렬로 연결되고, 상기 카운터(CNT2)의 리플 캐리단(RC)의 출력과 상기 카운터(CNT3)의 출력단(QA, QB, QC)을 낸드게이트(G1)의 입력단에 연결하여 입력출력을 프레임단위로 카운트하는 프레임 카운트부(10)로 구성됨을 특징으로 하는 PCM 디코더의 동기 보호회로.The frame counter unit 10 is an n-bit counter (CNT1-CNT3) is connected in series, the output of the ripple carry stage (RC) of the counter (CNT2) and the output terminal of the counter (CNT3) ( And a frame counting unit (10) which connects QA, QB, and QC to the input terminal of the NAND gate (G1) to count the input output in units of frames.
제1항에 있어서, 전방동기 보호회로(20)가 상기 낸드게이트(G1)의 출력단을 오아게이트(G2)와 인버터(G7)에 연결하고 동기검출단(21)의 동기신호를 상기 오아게이트(G2)와 쉬프트레지스터(SR1)의 입력단(A)에 연결하고 상기 인버터(G7)의 출력단에 쉬프트레지스터(SR1)의 클리어단(CL)에 연결시켜 구성됨을 특징으로 하는 PCM 디코더의 동기보호회로.The synchronous protection circuit 20 of claim 1, wherein the front synchronous protection circuit 20 connects the output terminal of the NAND gate G1 to the oragate G2 and the inverter G7, and transmits the synchronous signal of the synchronous detection terminal 21 to the ora gate. And G2) and an input terminal A of the shift register SR1, and an output terminal of the inverter G7 to a clear terminal CL of the shift register SR1.
제1항에 있어서, 후방동기 보호회로(30)가 상기 전방동기 보호회로(20)의 오아게이트(G2)의 출력단을 쉬프트레지스터(SR2)의 클리어단(CL)에 연결하며 상기 낸드게이트(G1)의 출력단을 입력단(A)에 연결하고 상기 인버터(G8)의 출력단을 클럭단(CK)에 연결하여 상기 쉬프트레지스터(SR1)의 출력단(QF)의 상태와 쉬프트레지스터(SR2)의 출력단(QC)의 상태를 오아게이트(G9)에 입력하여 음성데이타안에 포함되어 있는 유사 동기신호가 발생시 동기를 보호하는 후방 동기회로(30)로 구성됨을 특징으로 하는 PCM 디코더의 동기보호회로.The NAND gate of claim 1, wherein the rear synchronous protection circuit 30 connects the output terminal of the ora gate G2 of the front synchronous protection circuit 20 to the clear terminal CL of the shift register SR2. Is connected to the input terminal A and the output terminal of the inverter G8 is connected to the clock terminal CK to output the state QC of the shift register SR1 and the output terminal QC of the shift register SR2. And a rear synchronizing circuit (30) which protects the synchronizing when the pseudo synchronizing signal included in the voice data is generated by inputting the state of the signal to the oragate (G9).
제1항에 있어서, 프레임 카운터 클리어신호 발생부(40)이 상기 쉬프트레지스터(SR1, SR2)의 출력단(QF, QC)를 낸드게이트(G5, G6)의 입력단에 연결하고 상기 인버터(G8)의 출력단을 상기 낸드게이트(G5, G6)의 타입력단에 연결하고 상기 낸드게이트(G6)의 출력단을 디플립플롭(DF)의 클럭단(Ck)와 오아게이트(G4)의 입력단에 연결하고 상기 낸드게이트(G1)의 출력단을 앤드게이트(G3)와 디프립플롭(DF)의 리세트단(Reset)에 연결하며 상기 오아게이트(G4)와 낸드게이트(G5)의 출력단을 앤드게이트(G3)의 입력단에 연결하여 상기 프레임 카운터부(10)의 클리어신호를 발생하는 프레임 카운트 클리어신호 발생부(40)로 구성됨을 특징으로 하는 PCM 디코더의 동기보호회로.The frame counter clear signal generation unit 40 connects the output terminals QF and QC of the shift registers SR1 and SR2 to the input terminals of the NAND gates G5 and G6. The output terminal is connected to the type force terminal of the NAND gates G5 and G6, and the output terminal of the NAND gate G6 is connected to the input terminal of the clock terminal Ck of the def flip-flop DF and the oragate G4, and the NAND The output terminal of the gate G1 is connected to the reset terminal of the AND gate G3 and the defrip flop DF, and the output terminals of the OR gate G4 and the NAND gate G5 are connected to the AND gate G3. And a frame count clear signal generator (40) for connecting to an input terminal and generating a clear signal of the frame counter (10).
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.