SU1109732A1

SU1109732A1 - Information input device

Info

Publication number: SU1109732A1
Application number: SU833590581A
Authority: SU
Inventors: Леонид Иванович Рожков; Виктор Александрович Манько; Владимир Васильевич Баскаков; Атанас Иванов Начев
Original assignee: Киевское высшее инженерное радиотехническое училище ПВО
Priority date: 1983-05-10
Filing date: 1983-05-10
Publication date: 1984-08-23

Abstract

1. УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ , содержащее селектор и блок масштабировани , вход которого вл етс информационным входом устройства , а выход соединен с входом селектора , отличающеес тем, что, с целью расширени области при;менени устройства путем согласова-, ни скорости ввода информации со IcKbpocTbH) ее обработки в микро- ЭВМ, в него введены первый и второй ана (Лизаторы, блок обработки сообщений, содержащий элементы И с первого по восьмой, с первой по третью группы элементов И, первый сдвиговый регистр , первый и второй элементы ИЛИ, группу элементов ИЛИ, счетный триггер , с первого по шестой триггеры, с первого по четвертый счетчики, первый и второй дешифраторы, элемент И-НЕ и первый и второй анализаторы, первый выход селектора соединен с первьми входами первого и второго. ; элементов И, второй вых,од - с первым входом третьего элемента И, вход установки в О первого триггера, вход установки в 1 второго триггера и первый вход четвертого элемента И вл ютс входом Запуск устройства, выход первого триггера соединен с вторым входом третьего элемента И, выход которого подключен к первым информационным входам первого и второго анализаторов , к счетному входу первого счетчика , к первому входу п того элемента И и к синхровходу первого сдвигового регистра, выходы первого и второго элементов И подключены к вторым информационным входам анализаторов, . выходы первого счетчика соединены с входами первого дешифратора, выход которого соединен с первыми входами шестого и седьмого элементов И, со счетным входом второго счетчика, (Л входом сброса первого счетчика и входом счетного триггера, выходы которого соответственно подключены к объединенным второму входу первого элемента И, первому управл ющему входу первого ана/|изатора и к объединенным второму входу второго элемента И, первому управл ющему входз второго анализатора, управл ющие выходы первого и второго анализаторов соответственно соединены с вторыми входами со шестого и седьмого элементов И, ходы которых соединены с соответстоо ьо вующими входами первого элемента ИЛИ, выход которого подключен к входу установки в 1 третьего триггера, выход которого соединен с вторым входом п того элемента И, выход которого подключен к входам установки в О третьего и четвертого триггеров и к первому входу второго элемента ИЛИ, выход четвертого триггера подключен к первому входу элемента И-НЕ. выход которого подключен к втором 1. A DEVICE FOR INPUTING INFORMATION, containing a selector and a scaling unit, the input of which is the information input of the device, and the output connected to the input of the selector, characterized in that, in order to expand the area when changing the device by IcKbpocTbH) its processing in a microcomputer, the first and second ana (Lizators, message processing block containing elements AND from the first to the eighth, from the first to the third group of elements AND, the first shift register, the first and second elements OR, a group of elements OR, a counting trigger, first to sixth triggers, first to fourth counters, first and second decoders, an NAND element and the first and second analyzers, the first output of the selector is connected to the first inputs of the first and second; And elements, the second out, one - with the first input of the third element And, the input of the installation to the first trigger, the input of the installation into 1 of the second trigger and the first input of the fourth element And are the input of the start of the device, the output of the first trigger is connected to the second input of the third element And, the output of which dklyuchen to the first data inputs of the first and second analyzers, to the count input of the first counter, to the first input of the fifth AND gate and to the clock terminal of the first shift register, the outputs of the first and second AND gates connected to the second data inputs analyzers. the outputs of the first counter are connected to the inputs of the first decoder, the output of which is connected to the first inputs of the sixth and seventh elements I, with the counting input of the second counter, (L the reset input of the first counter and the input of the counting trigger, the outputs of which are respectively connected to the combined second input of the first element I, the first control input of the first ana / | isator and the combined second input of the second element I, the first control input of the second analyzer, the control outputs of the first and second analyzers are connected to the second inputs from the sixth and seventh And elements, the strokes of which are connected to the corresponding inputs of the first OR element, the output of which is connected to the installation input of the 1st third trigger, the output of which is connected to the second input of the fifth And element, the output of which is connected to the inputs of the installation of the third and fourth flip-flops and to the first input of the second element OR, the output of the fourth trigger is connected to the first input of the NAND element. the output of which is connected to the second

Description

входу второго элементй ИЛИ, выход i которого вл етс первым управл н цим выходом устройства и соединен со счетным входом третьего счетчика, одна группа которого подключена к входам второго дешифратора, а друга к первым входам элементов И первой группы, вторые входы которых и вторы и третьи входы управлени первого и второго анализаторов вл ютс выходами первого сдвигового регистра, один из выходов которого соединен с входом сброса п того триггера, выходы элементов И групп с первой по третью и информационные выходы первого и второго анализаторов соединены с входами элементов ИЛИ группы, выходы которьк вл ютс выходами адреса и данных устройства, выход второго дешифратора соединен с вторым входом элемента И-НЕ, входами установки первого триггера и шестого триггера, выход которого соединен с вторым входом четвертого элемента И, выход которого подключен к входам установки в О второго счетчика и шестого триггера, иход установки в 1 п того триггера и информационный вход первого сдвигового регистра вл ютс первым управл ющим входом устройства , выход п того триггера вл етс вторым управл ющим выходом устройства , вькоды третьего счетчика подключены к первым входам элементов И третьей группы, вторые входы которых и первый вход восьмого элемента И соединены с выходами первого сдвигового регистра, выход восьмого элемента И подключен к первым входам элементов И второй группы и входуthe input of the second element OR, the output i of which is the first control output of the device and connected to the counting input of the third counter, one group of which is connected to the inputs of the second decoder, and the other to the first inputs of the elements AND of the first group, the second inputs of which are both the second and third The control inputs of the first and second analyzers are the outputs of the first shift register, one of the outputs of which is connected to the reset input of the fifth trigger, the outputs of the first and third elements of the groups I and the third and the information outputs of the first and second The detectors are connected to the inputs of the OR elements of the group whose outputs are the address and data outputs of the device, the output of the second decoder is connected to the second input of the NAND element, the installation inputs of the first trigger and the sixth trigger, the output of which is connected connected to the inputs of the installation in the second counter and the sixth trigger, and the installation of the installation of the first fifth trigger and the information input of the first shift register are the first control input of the device, the output of the fifth trigger is a second control output of the apparatus, vkody third counter are connected to first inputs of AND gates of the third group, the second inputs of which and the first input of the eighth AND gates connected to outputs of the first shift register, the output of the eighth AND gate is connected to first inputs of AND gates of the second group and entry

установки в О второго триггера, выход Которого соединен с вторым входом восьмого элемента И, вход сброса третьего и счетный вход чет вертого счетчиков вл ютс вторым управл ющим входом устройства, вход сброса четвертого счетчика вл етс входом Запуск устройства, а выходы подключены к вторым входам элементов И второй группы.setting in the second trigger, the output of which is connected to the second input of the eighth element AND, the reset input of the third and the counting input of the fourth counter are the second control input of the device, the reset input of the fourth counter is the Starting input of the device, and the outputs are connected to the second inputs of the elements And the second group.

2. Устройство по п. 1, о т л и -, чающеес тем, что анализатор содержит четвертую группу элементов И, второй сдвиговый регистр, третий элемент ИЛИ, дев тый и дес тый элементы И и седьмой триггер, информационный вход и вход установки второго сдвигового регистра вл ютс певым и вторым информационными входами анализатора, выходы второго сдвигового регистра подключены к первым входам элементов И четвертой группы и к входам третьего элемента ИЛИ, выход которого подключен к входу установки в 1 седьмого триггера, вход установки в О которого и синхровход второго регистра сдвига подключены к выходу дев того элемента И, выход седьмого триггера вл етс управл ющим выходом анализатора и соединен с первым входом дев того элемента И, второй вход которого вл етс третьи управл ющим входом анализатора, первый и второй входы дес того элемента И вл ютс соответственно первым и вторым входами анализатора, а выход подключен к вторым входам элементов И четвертой группы, выходы которых вл ютс информационными выходами анализатора.2. The device of claim 1, about tl and -, so that the analyzer contains the fourth group of AND elements, the second shift register, the third OR element, the ninth and tenth AND elements and the seventh trigger, the information input and the installation input of the second the shift register are the first and second information inputs of the analyzer, the outputs of the second shift register are connected to the first inputs of the AND group of the fourth group and to the inputs of the third OR element, whose output is connected to the installation input of 1 of the seventh trigger, the installation input of O which and s The second input of the shift register is connected to the output of the ninth And element, the output of the seventh trigger is the control output of the analyzer and is connected to the first input of the ninth And element, the second input of which is the third controlling input of the analyzer, the first and second inputs of the tenth element And are the first and second inputs of the analyzer, respectively, and the output is connected to the second inputs of elements AND of the fourth group, the outputs of which are information outputs of the analyzer.

Изобретение относитс к радиолокации и вычислительной технике, в частности к устройствам дл ввода радиолокационной информации в микроЭВМ , и может быть использовано при модернизации существующих и разработке новых систем автоматической цифровой обработки радиолокационной информации.The invention relates to radar and computing, in particular, to devices for entering radar information into microcomputers, and can be used in upgrading existing and developing new systems for automatic digital processing of radar information.

Известны устройства дл ввода информации в ЭВМ, позвол ющие вводить информацию в ЭВМ, имеющие большую пам ть (несколько Мбайт) и быстродейст вне СП и C2J.Devices for inputting information into computers are known, which allow information to be entered into computers having a large memory (several MB) and a fast speed outside the AS and C2J.

Недостаток этих устройств - ограниченна область применени , так как они не предназначены дл ввода радиолокационной информации в микро-ЭВМ, I1 имеющие малую пам ть (несколько К байт) и меньшую скорость ввода сообщений, в реальном масштабе времени , поскольку осуществл ют передачу информации со скоростью большей скорости по вводу существующих микро-ЭВМ .. Наиболее близким к изобретению по технической сущности вл етс устрой ство дл ввода информации, содержаще блок сопр жени , блок селекции информации , блок -пам ти, блок сортиров ки информации, регистр кода числа, преобразователь кодов чисел, преобразователь массивов чисел, регистр массивов чисел, коммутатор, накопитель , блок задержки, блок суммировани массивов чисел СЗЗНедостатком известного устройства вл етс ограниченна область применени из-за несогласованности скорости ввода радиолокационной информа ции и возможностей микро-ЭВМ по ее обработке. Цель изобретени - расширение области применени устройства путем согласовани скорости ввода информации со скоростью ее обработки в микро-ЭВМ . Указанна цель достигаетс тем, что в устройство дл ввода информации , содержащее селектор и блок масштабировани , вход которого вл етс информационным входом устройства, а выход соединен с входом селектора, введены первый и второй анализаторы, блок обработки сообщений, содержащий элементы И с первого по восьмой, с первой по третью группы элементов И, первый сдвиговый регистр, пер вый и второй элементы ИЛИ, группу элементов ИЛИ, счетный триггер, с первого по шестой триггеры, с первого по четвертый счетчики, первый и второй дешифраторы, элемент И-НЕ и первый и второй анализаторы, первый выход селектора соединен с первыми входами первого и второго элементов И, второй выход - с первым входом третьего элемента.И, вход установки в О первого триггера, вход установки в 1 ВТОРОГО триггера и первый вход четвертого элемента И вл ютс входом Запуск устройства, выход первого триггера соединен с вторым входом третьего элемента И, выход которого подключен к первЬм информационным входам первого и второго ана2 лизаторов, к счетному входУ первого счетчика, к первому входу п того элемента И и к синхровходу первого сдвигового регистра, выходы первого и второго элементов И подключены к вторым информационным входам анализаторов , выходы первого счетчика соединены с входами первого дешифратора, выход которого соединен с первыми вхЬдами шестого и седьмого элементов И, со счетным входом второго счетчика, с входом сброса первого счетчика и входом счетного триггера, выхзды которого соответственно подключены к объединенным второму входу первого элемента И, первому управл ющему входу первого анализатора и к объединенным второму входу второго элемента И, первому управл ющему входу второго анализатора, управл ющие выходы первого и второго анализаторов соответственно соединены с вторыми входами шестого и седьмого элементов И, выходы которых соединены с соответствующими входами первого элемента ИЛИ, выход которого подключен к входу установки в 1 третьего триггера, выход которого соединен с вторым входом п того элемента И, выход которого подключен к входам установки в О третьего и четвертого триггеров и к первому пходу второго элемента ИЛИ, выход четвертого триггера подключен к первому входу элемента И-НЕ, выход которого подключен к второму входу пторого элемента ИЛИ, выход которого вл етс первым управл ющим выходом устройства и соединен со счетным входом третьего счетчика, одна группа выходов которого подключена к входам второго дешифратора, а друга - к первым входам элементов И первой группы, вторые входы которых и вторые и третьи входы управлени первого и второго анализаторов вл ютс выходами первого сдвигового регистра, один из выходов которого соединен с входом сброса п того триггера, выходы элементов И групп с первой по третью и информационные выходы первого и второго анализаторов соединены с входами элементов ИЛИ группы, выходы которых вл ютс выходами адреса и данных устройства, выход второго дешифратора соединен с вторым входом элемента И-НЕ, входами установки в О первого триггера и шестого триггера, выход которого соединен с вторым входом четвертого элемента И, выход которого подключен входам установки в О второго счетчика и шестого триггера , вход установки в 1 п того триггера и информационный вход перво го сдвигового регистра вл ютс первым управл ющим входом устройства, выход п того триггера вл етс вторы управл ющим выходом устройства, выходы третьего счетчика подключены к первым входам элементов И третьей группы, вторые входы которых и первы йход восьмого элемента И соединены с выходами первого сдвигового регист ра, выход восьмого элемента И подклю чен к первым входам элементов .И второй группы и входу установки в О второго триггера, выход которого сое динен с вторым входом восьмого элемента И, вход сброса третьего и счет ный вход четвертого счетчиков вл ютс вторым управл ющим входом устройства , вход сброса четвертого счет чика вл етс входом Запуск устройства , а выходы подключены к вторым входам элементов И второй групп I Причем анализатор содержит четвер тую группу элементов И, второй сдвиговый регистр, третий элемент ИЛИ, дев тый и дес тый элементы И и седьмой триггер, информационный вход и вход установки второго сдвигового регистра вл ютс первым и вторым информационными входами- анализатора выходы второго сдвигового регистра подключены к первым входам элементов И четвертой группы и к входам третьего элемента ИЩ, выход которого под ключен к входу установки в 1 седьмого триггера, вход установки в О которого и синхровход второго регист ра сдвига подключены к выходу дев то го элемента И, вьгход седьмого триггера вл етс управл ющим выходом анализатора и соединен с первым входом дев того элемента И, второй вход которого вл етс третьим управ л ющим входом анализатора, первьй и второй входы дес того элемента И вл ютс соответственно первым и вторым входами анализатора, а выход подключен к вторым входам элементов И четвертой группы, выходы которых вл ютс информационными выхо- . дами анализатора. На чертеже изображена схема устройства . Устройство содержит блок 1 масштабировани , селектор 2, узел 3 синхронизации , коммутатор 4 входа каналов, первый 5 и второй 6 анализаторы, узел 7 управлени коммутаторами каналов , коммутатор 8 выхода каналов, формирователь 9 номера сообщений, формирователь 10 импульса готовности, узел 11 управлени считыванием, формирователь 12 кода адреса сообщений, формирователь 13 номера зондировани , выходной узел 14, блок 15 обработки сообщений, третий элемент И 16, первый триггер 17, первый 18 и второй 19 элементы И, счетный триггер 20, второй сдвиговый регистр 21, четвертую группу элементов И 22, третий элемент И 23, седьмой триггер 24, дес тьй 25 и дев тьй 26 элементы И, первый дешифратор 27, первый счетчик 28, шестой 29 и седьмой 30 элементы И, первый элемент ИЛИ 31, второй счетчик 32, первую группу элементов И 33, второй дешифратор 34, шестой триггер 35, четвертый элемент И 36, третий триггер 37, п тый элемент И 38, четвертый триггер 39, элемент И-НЕ 40, второй элемент ИЛИ 41, первый сдвиговый регистр 42, третий счетчик 43, третью группу элементов И 44, четвертый счетчик 43, вторую группу элементов И 46, восьмой элемент И 47, второй триггер 48, группу элементов ИЛИ 49, п тый триггер 50., Блок 1 предназначен дл усилени (ослаблени ) сигналов с выхода детектора огибающей РЛС до уровн , необходимого дл нормального функционировани всего устройства, а блок 2 дл амплитудно-временного квантовани сигнала с вьсхода блока 1. Узел 3 синхронизации предназначен дл синхронизации работы всего устройства импульсами квантовани , следующими с частотой квантовани f и вырабатываемыми в блоке 2. Коммутатор 4 входа каналов предназначен дл поочередного подключени выхода блока 2 к входам первого 5 и второго 6 анализаторов на врем , необходимое.дл формировани сообщени определенного формата, а также дл коммутации канАпов при считывании сообщений. Первый 5 и второй 6 анализаторы предназначены дл формировани сообщени определенного формата, его анализа и вьздачи через коммутатор 8 выхода каналов импульса на формирова тель 10 импульса готовности. Узел 7 управлени коммутаторами каналов предназначен дл управлени коммутаторами 4 и 8, Формирователь 9 номера сообщени предназначен дл формировани номера каждого сообщени в каждом зондирова нии и вьщачи номера сообщени в двоичном коде через выходной узел 14 в блок пам ти ЭВМ. Формирователь 10 импульса готовности предназначен дл формировани импульса готовности к считыванию по сигналам, формируемым в первом или втором анализаторах эле ментами И 23 и триггером 24 или по сигналу с второго выхода формировател номера сообщени (с выхода дешифратора 34) после того, как сформирован номер последнего сообщени в том зондировании, в котором было считано хот бы одно сообщение. Узел 11 управлени считыванием предназначен дл управлени считыванием непосредственно самого сообщени из первого или второго канала формировател - анализатора сообщени , номера данного сообщени в зондировании , номера текущего зондировани и кода адреса сообщени . Формирователь 12 кода адреса сооб щени предназначен дл формировани кода адреса считываемого сообщени и выдачи его в двоичном коде в блок пам ти ЭВМ через выходной узел 14. Формирователь 13 номера зондировани - дл формировани в двоичном коде номера каждого зондировани за период обзора РЛС и вьщачи его чере выходной блок 14 в блок пам ти ЭВМ по сигналу считывани с первого выхода узла 11 управлени считыванием Выходной узел 14 предназначен дл объединени считываемых сообщений, их номеров, кодов адреса сообщений и номеров зондирований в слова определенного формата. Перед первым считыванием сообщений в зондировании считьшаетс слово, содержащее инфор мацию о Номере зондировани , слово, содержащее информацию о коде адреса данного сообщени , и слово, содержащее информацию о номере сообщени в зондировании и непосредственно са МО- сообщение. Устройство работает следующим образом . В исходном состо нии счетчики, регистры , триггеры всех формирователей и узлов управлени наход тс в нулевом состо нии. В момент прихода импульса запуска РЛС триггер 17 узла ,3 синхронизации и триггер 48 формировател 13 номера зондировани перевод тс в единичное состо ние. Счетчик 45 формировател 13 номера зондировани в первый разр д записывает 1. Импульсы квантовани с второго выхода -селектора 2 через элемент И 16, на второй вход которого подан разрешающий потенциал с триггера 17, начинают поступать с С-вход регистра 21 анализатора 5 и С-вход счетчика 28 узла управлени коммутаторами каналов. Сигнал с детектора огибакнцей РЛС, усиленный (ослабленный) до уровн , необ5{одимого дл нормального функционировани предлагаемого устройства в блоке 1, поступает на вход селекто1 а 2, с первого выхода которого сигнал в виде последовательности О и 1 (двоично-квантованный сигнал) поступает на вход коммутатора 4 входа каналов, на первые входы элементов И 18 и 19. Поскольку мы ограничиваемс рассмотрением работы первого анализатора , то предположим, что триггер 20 находитс в том состо нии,которое обеспечивает разрешающий потенциал на втором входе элемента И 19 и последовательность двоично-квантованных сигналов через коммутатор входа каналов поступает на вход первого анализатора 5, на вход регистра 21, разр дность которого определ етс форматом, сообщени . Нарезка -каждого зондировани на п-разр дные сообщени осуществл етс узлом управлени коммутаторами каналов, т.е. счетчиком 28. После прихода на его вход импульсов квантовани , следующих с частотой , дешифратора 27 формирует импульс, которьй переключает коммутатор входа на второй анализатор 6, ввдает импульс на счетчик 32 формировател номера сообщени , подключает выход первого анализатора, в котором записано п-разр дное сообщение , через коммутатор 8 выхода, через его элемент И 29 и элемент ИЛИ 31 к входу формировател 10 импульса готовности . Если в каком-либо разр де регистра 21 записана 1, то срабатывает схема анализа, состо ща из элемента И 23 и триггера 24, и через коммутатор 8 выхода каналов в момент окончани формировани сообщени запускаетс формирователь 10 импу-льса готовности, . запускаетс триг гер 37 и разрешающий потенциал с еди ничного выхода триггера 37 поступает на первый вход элемента И 38, пос ле прихода импульса квантовани на второй вход элемента с ее выхода импульс поступает на вход элемента ИЛИ 4.1 и по шине управлени сформированный импульс готовности к считыванию поступает в микро-ЭВМ. Импульс разрещени на считывание с выхода микро-ЭВМ по шине управлени вы даетс на узел 11 управлени считыванием на вход п-разр дного регистра 42, на второй вход которого пост упают импульсы квантовани с частотой . Узел управлени считыванием форми рует последовательность из трех импульсов . Первым импульс поступает на вторые входы группы элементов И 46 формировател 13 номера зондировани и списывает через выходной узел номер зондировани в блок пам ти ЭВМ. Этот же импульс поступает на вторые входы группы элементов И 44 форьдаровател кода адреса сообщени и списывает код сообщени , сформированный счетчиком 43 по сигналу с выхода формировател импульса готовности, через выходной узел на шину адреса блока пам ти ЭВМ. Второй импульс поступает одновременно на формирователь 9 номера сообщени на вторые входы группы элементов И 33 и списывает номер сообщени в зондировании ерез элемент И 25, на второй вход которого подан разрешающий потенциал с триггера 24 на вторы входы группы элементов И 22 к списывает сообщение, сформированное в регистре 21. Третий импульс через элемент И 26, на второй вход которого подан разрешающий потенциал с триггера 24, поступает на R-входы сброса регистра 21 и триггера 24 и переводит их в нулевое состо ние. Первый канал готов к следующему циклу работы . Формирователь номера сообщений после формировани номера последнего сообщени в том зондировании, в котором были считаны сообщени через дешифратор 34, выдает импульс на формирователь 10 импульса го овности на второй вход элемента И-НЕ и последнее сообщение считываетс в блок пам ти ЭВМ описанным способом. ; Кроме того, сигнал с дешифратора 34 поступает на вход триггера 35 и переводит его в единичное состо ние, разрешающий потенциал поступает на первый вход элемента И 36, а следующий импульс запуска через элемент И 36 поступает на R-входы сброса счетчика 32 и триггера 35 и переводит их в нулевое состо ние, после этого формирователь номера зондировани готов к новому циклу работы. Импульс с выхода дешифратора 34, кроме того, поступает на вход узла 3 синхронизации на R-вход триггера 17 и-переводит его в нулевое (исходное) состо ние. Счетчик 45 формировател 13 номера зондировани сбрасываетс в нулевое состо ние в конце каждого периода обзора РЛС импульсом Лини Севера . Триггер 48 и элемент И 47 формировател номера зондировани предназначены дл того, чтобы при считывании нескольких сообщений в зондировании , номер данного зондировани считывалс только один раз перед первым считываемым сообщением. Триггер 48 запускаетс импульсом запуска , разрешающий потенциал с единичного входа триггера 48 поступает на вход элемента-Л 47 и присутствует на нем до прихода импульса считывани на другой- вход элемента И 47 при считывании первого считываемого в зондировании сообщени , после чего импульсом с выхода элемента И 47 триггер 48 сбрасываетс в нулевое состо ние до прихода следующего импульса запуска. После прихода следующего импульса запуска цикл работы предлагаемого устройства Повтор етс . Таким образом, положительный эффект в устройстве достигаетс за счет нарезки двоично-квантованной последовательности сигналов на сообщени определенного формата и передачи в блок пам ти только тех сообщений , в составе которых обнаружены 1, а также номера зондировани , в котором обнаружены сообщени , номера сообщений в зондировании и кода адреса этих сообщений,позвол ет уменьшить скорость ввода радиолокационной информации в п раз, где п формат (разр дность) формируемых 11М09 coo6meHHff, на которые разбиваетс каждое зондирование РЛС. Поскольку считываютс только те сообщени , в составе которых обнаружена 1,в остальное врем в данном зондировании 5 и во врем тех зондирований, в которых информаци не считываетс , микроЭВМ осуществл ет обработку прин той информации, причем азимут в общем случае определ етс по номеру зонди- ife ровани , в котором происходит считывание информации, или по номеру зондировани , определ ющего середину пачки. Дальность может быть определена по формуле I , 12 (т-1) номер сообщени в зондировании; длина участка дальности, информаци о котором заключена в каждом сообщении; разр дность сообщени ; длина элементарного 5гчастка дальности, на которые разбиваютс зоны обзора при амплитудно-временном квантовании; номер позиции, на которой общении .The disadvantage of these devices is the limited scope, since they are not intended to enter radar information into a micro-computer, I1 has a small memory (several K bytes) and a lower message input speed, in real time, because they transmit information at a speed higher speed on input of existing microcomputers. The closest to the invention according to the technical essence is an information input device containing an interface unit, an information selection unit, a memory block, an information sorting block format, number code register, number code converter, number array converter, number array register, switch, accumulator, delay unit, summation block of spontaneous number arrays. The disadvantage of the known device is the limited range of application due to inconsistency of the radar data input rate and micro- Computer processing. The purpose of the invention is to expand the field of application of the device by matching the speed of information input with the speed of its processing in a micro-computer. This goal is achieved by the fact that a first and second analyzers, a message processing block containing AND elements from the first to the eighth elements are entered into a device for inputting information containing a selector and a scaling unit, the input of which is the information input of the device, and the output is connected to the input of the selector. , from the first to the third group of elements AND, the first shift register, the first and second elements OR, the group of elements OR, the counting trigger, from the first to the sixth trigger, from the first to the fourth counters, the first and second decoders, the AND-NOT element and the first and second analyzers, the first output of the selector is connected to the first inputs of the first and second elements I, the second output to the first input of the third element. And, the installation input in O of the first trigger, the installation input in 1 SECOND trigger and the first input the fourth AND element is the Startup input; the output of the first trigger is connected to the second input of the third AND element, the output of which is connected to the first information inputs of the first and second analyzers, to the counting input of the first counter, to the first input of the fifth element Both to the sync input of the first shift register, the outputs of the first and second elements I are connected to the second information inputs of the analyzers, the outputs of the first counter are connected to the inputs of the first decoder, the output of which is connected to the first inputs of the sixth and seventh elements I, with the counting input of the second counter, with the input reset the first counter and the input of the counting trigger, the outputs of which are respectively connected to the combined second input of the first element And, the first control input of the first analyzer and the combined second The first input of the second and second analyzers, respectively, are connected to the second inputs of the sixth and seventh And elements, the outputs of which are connected to the corresponding inputs of the first OR element, the output of which is connected to the input of the 1st third installation. trigger, the output of which is connected to the second input of the fifth element I, the output of which is connected to the inputs of the installation in O of the third and fourth triggers and to the first passage of the second element OR, the fourth output the first trigger is connected to the first input of the NAND element, the output of which is connected to the second input of the second OR element, the output of which is the first control output of the device and connected to the counting input of the third counter, one group of outputs of which is connected to the inputs of the second decoder, and the other - to the first inputs of elements AND of the first group, the second inputs of which and the second and third control inputs of the first and second analyzers are outputs of the first shift register, one of the outputs of which is connected to the reset input of the About the trigger, the outputs of the first and third elements AND groups of the first and second analyzers, and the information outputs of the first and second analyzers are connected to the inputs of the OR elements, the outputs of which are the address and data outputs of the device, the output of the second decoder is connected to the second input of the NAND element, the installation inputs About the first trigger and the sixth trigger, the output of which is connected to the second input of the fourth element I, the output of which is connected to the installation inputs to the second counter and the sixth trigger, the installation input to the 1st fifth trigger and information input One of the first shift register is the first control input of the device, the output of the fifth flip-flop is the second control output of the device, the outputs of the third counter are connected to the first inputs of the AND elements of the third group, the second inputs of which are the first of the eighth element And are connected to the outputs of the first the shift register, the output of the eighth element is connected to the first inputs of the elements. And the second group and the input of the installation in O of the second trigger, the output of which is connected to the second input of the eighth element I, the reset input of the third and the fourth input of the fourth counter is the second control input of the device, the reset input of the fourth counter is an input of the Start of the device, and the outputs are connected to the second inputs of the second AND elements of the second group I And the analyzer contains the fourth group of AND elements, the second shift register, the third element OR, the ninth and tenth elements And the seventh trigger, information input and the installation of the second shift register are the first and second information inputs of the analyzer, the outputs of the second shift register are connected to The first inputs of the elements of the fourth group and to the inputs of the third element of the CP, the output of which is connected to the installation input of the 1st seventh trigger, the installation input of which, and the synchronous input of the second shift register are connected to the output of the ninth element I, the input of the seventh trigger is the control output of the analyzer and connected to the first input of the ninth element AND, the second input of which is the third control input of the analyzer, the first and second inputs of the tenth element of AND, respectively, are the first and second inputs of the analyzer, and turn connected to second inputs of the fourth group of AND gates whose outputs are information The yields. Dami analyzer. The drawing shows a diagram of the device. The device contains a scaling unit 1, selector 2, synchronization node 3, channel input switch 4, first 5 and second 6 analyzers, channel switch control node 7, channel output switch 8, message number generator 9, readiness pulse generator 10, read control node 11 , shaper 12 message address code, shaper 13 probe numbers, output node 14, message processing block 15, third element AND 16, first trigger 17, first 18 and second 19 elements And, counting trigger 20, second shift register 21, h the solid group of elements is And 22, the third element And 23, the seventh trigger 24, ten 25 and nine 26 elements And, the first decoder 27, the first counter 28, the sixth 29 and seventh 30 elements And, the first element OR 31, the second counter 32, the first group of elements And 33, the second decoder 34, the sixth trigger 35, the fourth element And 36, the third trigger 37, the fifth element And 38, the fourth trigger 39, the element AND NOT 40, the second element OR 41, the first shift register 42, the third counter 43, the third group of elements And 44, the fourth counter 43, the second group of elements And 46, the eighth element And 47, the second one gager 48, group of elements OR 49, fifth trigger 50., Block 1 is designed to amplify (attenuate) the signals from the output of the radar envelope detector to the level necessary for normal operation of the entire device, and block 2 to amplitude-time quantize the signal from the block spacing 1. The synchronization node 3 is designed to synchronize the operation of the entire device with quantization pulses, which follow with the quantization frequency f and generated in block 2. The channel input switch 4 is designed to alternately connect the output of block 2 to the input m of the first 5 and second 6 analyzers for the time it takes to generate a message of a certain format, as well as to switch canapes when reading messages. The first 5 and second 6 analyzers are designed to form a message of a certain format, analyze it and output through the switch 8 of the output of the pulse channels to the generator 10 of the readiness pulse. The channel switch control node 7 is designed to control the switches 4 and 8, the message number generator 9 is used to generate the number of each message in each sounding and the message number in binary code via the output node 14 to the computer memory block. The ready pulse shaper 10 is designed to generate a read pulse to read from the signals generated in the first or second analyzers by AND 23 and trigger 24 or the signal from the second output of the message number generator (from the output of the decoder 34) after the last message number is generated in the sounding in which at least one message was read. The read control unit 11 is designed to control the reading of the message itself directly from the first or second channel of the message analyzer, the number of this message in sounding, the number of the current sounding and the address code of the message. The shaper 12 of the address code of the message is designed to form the address code of the read message and issue it in binary code to the computer memory block through the output node 14. Shaper 13 probe number - to generate in the binary code the number of each probe during the radar scan period and in the middle the output unit 14 into the computer memory unit by the read signal from the first output of the read control node 11 The output node 14 is designed to combine the readable messages, their numbers, message address codes and sounding numbers in words of a certain format. Before the first reading of messages in a probe, the word containing the information on the probe number, the word containing the information on the address code of this message, and the word containing the information on the message number in the probe and the message itself are read. The device works as follows. In the initial state, the counters, registers, triggers of all drivers and control nodes are in the zero state. At the time of the arrival of the radar trigger pulse, the trigger 17 of the node, 3 synchronizations and the trigger 48 of the driver 13 of the probe number are switched to one state. The counter 45 of the imaging unit 13 probes the number in the first bit writes 1. The quantization pulses from the second output of the selector 2 through the element 16, to the second input of which the resolving potential is fed from the trigger 17, begin to flow from the C input of the register 21 of the analyzer 5 and C the input of the counter 28 of the control unit of the channel switches The signal from the radar envelope detector, amplified (attenuated) to the level necessary for the normal operation of the device in block 1, is fed to the selector a 2 and from the first output of which the signal is in the form of a sequence O and 1 (binary-quantized signal) to the input of the switch 4 inputs of the channels, to the first inputs of the elements 18 and 19. As we are limited to considering the operation of the first analyzer, we assume that the trigger 20 is in the state that provides the resolving potential on the second input The element 19 and the sequence of binary-quantized signals through the channel input switch are fed to the input of the first analyzer 5, to the input of register 21, the size of which is determined by the format of the message. The cutting of each sounding into p-bit messages is performed by the control unit of the channel switches, i.e. after the arrival of quantization pulses following the frequency of the decoder 27 generates a pulse, which switches the input switch to the second analyzer 6, sends a pulse to the counter 32 of the message number generator, connects the output of the first analyzer, in which the n-bit is written message, through the switch 8 output, through its element AND 29 and the element OR 31 to the input of the driver 10 pulse readiness. If any register register 21 is written 1, then an analysis circuit consisting of the element 23 and trigger 24 is triggered, and the readiness pulse generator 10, is started through the channel output switch 8 at the time of the completion of the message formation. trigger 37 is triggered and the permissive potential from the single output of trigger 37 is sent to the first input of the element 38, after the arrival of a quantization pulse to the second input of the element from its output, the pulse arrives at the input of the element OR 4.1 and the read readiness pulse enters the control bus in a micro-computer. A pulse of readout from a microcomputer output via a control bus is sent to readout control unit 11 at the input of an n-bit register 42, to the second input of which the post quantization pulses with a frequency fall. The read control node forms a sequence of three pulses. The first pulse arrives at the second inputs of a group of elements AND 46 of the generator 13, the sounding number and, through the output node, writes the sounding number to the computer memory block. The same pulse arrives at the second inputs of a group of elements AND 44 of the forwarder of the address code of the message and writes off the message code generated by the counter 43 at a signal from the output of the readiness pulse shaper via the output node to the address bus of the computer memory unit. The second pulse simultaneously arrives at the shaper 9 of the message number at the second inputs of the AND 33 group of elements and writes off the message number in sounding through the AND 25 element, to the second input of which the resolving potential is fed from the trigger 24 to the second inputs of the group of AND elements 22 to writes off the message generated in register 21. The third pulse, through element I 26, to the second input of which the resolving potential is fed from trigger 24, arrives at the R inputs of the reset of register 21 and trigger 24 and converts them to the zero state. The first channel is ready for the next cycle. The message number generator, after generating the last message number in the sounding, in which messages were read through the decoder 34, sends a pulse to the second PIC generator 10 to the second input of the NAND element and the last message is read into the computer memory in the described manner. ; In addition, the signal from the decoder 34 is fed to the input of the trigger 35 and translates it into a single state, the resolving potential is fed to the first input of the element 36, and the next trigger pulse through the element 36 is fed to the R-reset inputs of the counter 32 and the trigger 35 and puts them in the zero state, after which the probe number generator is ready for a new work cycle. The impulse from the output of the decoder 34, in addition, is fed to the input of the synchronization node 3 to the R input of the trigger 17 and translates it into the zero (initial) state. The counter 45 of the imaging unit 13 of the probe number is reset to the zero state at the end of each period of the radar scan using the Line North impulse. The trigger 48 and the element 47 of the sensing number generator are designed so that when reading several messages in a sounding, the number of this sounding is read only once before the first read message. Trigger 48 is triggered by a trigger pulse, the resolving potential from a single input of trigger 48 is fed to the input element L 47 and is present on it before the arrival of a read pulse to another - the input element I 47 when reading the first message read in a sounding, and then 47, the trigger 48 is reset to the zero state before the next start pulse arrives. After the next start pulse arrives, the cycle of the proposed device is repeated. Thus, a positive effect in the device is achieved by cutting a binary-quantized sequence of signals into messages of a certain format and transmitting to the memory block only those messages that contain 1, as well as the sounding numbers in which the messages are detected, the numbers of the messages in sounding and the address code of these messages, allows to reduce the speed of input of radar information n times, where n is the format (width) of the generated 11M09 coo6meHHff into which each radar sounding is divided. Since only those messages that contain 1 were detected, during the rest of the time in this sounding 5 and during those soundings in which no information is read, the microcomputer processes the received information, and the azimuth in general is determined by the probe number. ife, in which the reading of information takes place, or by the number of probing that defines the middle of the pack. The range can be determined by the formula I, 12 (t-1) message number in probing; the length of the range, the information about which is enclosed in each message; message size; the length of the elementary 5g part of the range into which the viewing areas are divided during amplitude-time quantization; position number at which communication.

Claims

1. A DEVICE FOR INFORMATION INPUT, containing a selector and a scaling unit, the input of which is the information input of the device, and the output is connected to the input of the selector, characterized in that, in order to expand the scope of the device by matching.

the speed of information input with I speed of its processing in a microcomputer, the first and second analyzers, a message processing unit containing elements And from the first to eighth, from the first to third groups of And elements, the first shift register, the first and second elements OR, a group of elements OR, a counting trigger, first to sixth triggers, first to fourth counters, first and second decoders, an NAND element and first and second analyzers, the first output of the selector connected to the first inputs of the first and second _; And elements, the second output - with the first input of the third And element, the installation input in * '' О of the first trigger, the installation input in I of the second trigger and the first input of the fourth And element are the input '' Start ”of the device, the output of the first trigger is connected to the second input the third element And, the output of which is connected to the first information inputs of the first and second analyzers, to the counting input of the first counter, to the first input of the fifth element And to the sync input of the first shift register, the outputs of the first and second elements And are connected to the second inf analyzer inputs, the outputs of the first counter are connected to. the inputs of the first decoder, the output of which is connected to the first inputs of the sixth and seventh AND elements, with the counting input of the second counter, the reset input of the first counter and the input of the counting trigger, the outputs of which are respectively connected to the combined second input of the first element q and And, the first control input - ^{from the} second analyzer to their combined second input of the second element AND, the first control input of the second analyzer, the control outputs of the first and second analyzers are respectively connected to the second inputs of the sixth of the seventh and seventh AND elements, the outputs of which are connected to the corresponding inputs of the first OR element, the output of which is connected to the installation input in 1 of the third trigger, the output of which is connected to the second input of the fifth AND element, the output of which is connected to the inputs of the installation in 0 ”of the third and fourth triggers and to the first input of the second OR element, the output of the fourth trigger is connected to the first input of the AND-NOT element, the output of which is connected to the second input of the second ^ OR element, the output of which is the first control output of the device and connected to the counting input of the third counter, one group of which is connected to the inputs of the second decoder, and the other to the first inputs of the elements And of the first group, the second inputs of which and the second and third control inputs of the first and second analyzers are the outputs of the first shift register, one of the outputs of which is connected to the reset trigger of the fifth trigger, the outputs of the elements AND groups one through three and the information outputs of the first and second analyzers are connected to the inputs of the elements OR groups whose outputs are the outputs of the address and device data, the output of the second decoder is connected to the second input of the NAND element, the inputs of the setting 0 ”of the first trigger and the sixth trigger, the output of which is connected to the second input of the fourth element And, the output of which is connected to the inputs of the setting 0 of the second counter and the sixth trigger, the installation input in ”1 of the fifth trigger and the information input of the first shift register are the first control input of the device, the output of the fifth trigger is the second control output of the device, the outputs of the third counter are connected to the first the inputs of the elements And of the third group, the second inputs of which and the first input of the eighth element And are connected to the outputs of the first shift register, the output of the eighth element And is connected to the first inputs of the elements And of the second group and the installation input at 0 of the second trigger, the output of which is connected to the second input of the eighth element And, the reset input of the third and the counting input of the fourth counters are the second control input of the device, the reset input of the fourth counter is the Start device input, and the outputs are connected to the second inputs of the elements And a swarm of groups.

2. The device according to π.1, wherein the analyzer contains a fourth group of AND elements, a second shift register, a third OR element, a ninth and tenth AND element and a seventh trigger, the information input and the second shift register installation input are · By the second information inputs of the analyzer, the outputs of the second shift register are connected to the first inputs of the AND elements of the fourth group and to the inputs of the third OR element, the output of which is connected to the installation input in 1 of the seventh trigger, the installation input to 0 of which is synchronized the second shift register is connected to the output of the ninth element And the output of the seventh trigger is the control output of the analyzer and is connected to the first input of the ninth element And, the second input of which is the third control input of the analyzer, the first and second inputs of the tenth element And are respectively the first and second inputs of the analyzer , and the output is connected to the second inputs of the elements of the fourth group, the outputs of which are the information outputs of the analyzer.