SU964651A2 - Discrete communication channel simulator - Google Patents
Discrete communication channel simulator Download PDFInfo
- Publication number
- SU964651A2 SU964651A2 SU813256731A SU3256731A SU964651A2 SU 964651 A2 SU964651 A2 SU 964651A2 SU 813256731 A SU813256731 A SU 813256731A SU 3256731 A SU3256731 A SU 3256731A SU 964651 A2 SU964651 A2 SU 964651A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- communication channel
- discrete communication
- generator
- Prior art date
Links
Landscapes
- Arrangements For Transmission Of Measured Signals (AREA)
Description
(ЗЮ ИМИТАТОР ДИСКРЕТНОГО КАНАЛА СВЯЗИ(SID SIMULATOR OF DISCRETE COMMUNICATION CHANNEL
1one
Изобретение относитс к радиотехнике и может быть использовано дл статистического анализа помехозащищенности систем передачи дискретных данных.The invention relates to radio engineering and can be used for statistical analysis of noise immunity of discrete data transmission systems.
По основному авт, св. № 807312 известен имитатор дискретного канала св зи, содержащий сумматор по модулю два, выход и первый вход которого вл етс соответственно выходом и первым входом имитатора, блок синхронизации , первый вход которого вл етс вторым входом имитатора, а выход блока синхронизации соединен с входом генератора марковской последовательности , первый выход которого соединен с вторым входом блока синхронизации и входом датчика случайных чисел, блок промежуточной пам ти, пороговый сумматор и элемент И, выход которого соединен с вторым входом сумматора по модулю два, а первый и второй входы элемента И подключены соответственно к выходу порогового сумматора и второму выходу генератора марковской последовательности, третий выход которого через блок промежуточной пам ти соединен с первым входом порогового сумматора, второй вход которого подключен к выходу датЧика Случайных чисел tl .On the main auth, sv. No. 807312 is known a discrete communication channel simulator containing a modulo two adder, the output and first input of which is respectively the output and first input of the simulator, the synchronization unit, the first input of which is the second input of the simulator, and the output of the synchronization unit is connected to the input of the Markov generator the sequence, the first output of which is connected to the second input of the synchronization unit and the input of the random number sensor, the block of intermediate memory, the threshold adder and the And element, the output of which is connected to the second input adder modulo two, and the first and second inputs of the And element are connected respectively to the output of the threshold adder and the second output of the Markov sequence generator, the third output of which is connected to the first input of the threshold adder through the intermediate memory block, the second input of which is connected to the output of the Random Number sensor tl .
Недостатком известного имитатора вл етс то, что он имитирует только ошибки трансформации и не учитывает The disadvantage of the known simulator is that it simulates only transformation errors and does not take into account
10 краевые ошибки, которые про вл ютс в смещении фронтов переданного символа , что снижает достоверность моделировани дискретного канала.10 edge errors that appear in the displacement of the edges of the transmitted symbol, which reduces the reliability of the simulation of a discrete channel.
Цель изобретени - повышение досто15 верности моделировани канала св зи.The purpose of the invention is to increase the credibility of the communication channel simulation.
Цель достигаетс тем, что в имитатор дискретного канала св зи дополнительно введены формирователь импульсов фронтов сигнала, управл ющий триг20 гер, коммутатор, дешифратор, элемент :3апрета, сдвигающий регистр, дополнительный генератор марковской последова:тельности и выходной триггер, единичный вход управл ющего триггера через формирователь импульсов фронтов сигналов соединен с выходом сумматора по модулю два, единичный выход управл ющего триггера подключен к управл ющему входу элемента запрета и управл ющему входу коммутатора, информационные входы которого соединены с выходами дополнительного генератора марковской последовательности, вход которого подключен к выходу блока синхронизации, выходы коммутатора соединены соответственно с входами дешифратора, выходы которого подключены соответственно к разр дным входам сдвигающегос регистра, информационный вход элемента запрета вл етс вторым синхронизирующим входом устройства, а выход элемента запрета соединен с тактовым входом сдвигающего регистра, выход которого подключен к нулевому входу управл ющего три гера и счетному входу выходного три1- гера, единичный выход которого вл ет с выходом устройства. На чертеже приведена структурна схема устройства. Имитатор дискретного канала св зи содержит блок 1 синхронизации, генератор 2 марковской последовательности блок 3 промежуточной пам ти, порого вый сумматор k, датчик 5 случайных чисел, элемент И 6, сумматор 7 по мо дулю два, управл ющий триггер 8, фор миррватель 9 импульсов фронтов сигна ла, коммутатор 10, элемент 11 запрет сдвигающий регистр 12, дешифратор 13 выходной триггер 1, выход которого вл етс выходом устройства, и до- полнительный генератор 15 марковской последовательности. Устройство работает следующим образом . Внешний синхроимпульс запускает блок 1, который вырабатывает сигнал, запускающий генераторы 2 и 15 последовательности . На первом такте работы генератора 2 на втором его выходе по вл етс сигнал, который опрашивае элемент И 6. Поскольку на входы поро гового сумматора ничего не подавалось , на входе элемента И 6 будет низкий уровень, и на вход сумматора по модулю два сигнал не поступит. После окончани цикла поиска на выхо дах генераторов 2 и 15 по вл ютс коды состо ний цепи Маркова, причем код на выходе генератора 15 определ ет величину смещени фронта, а код 9 14 на выходе генератора 2 задает адрес чейки блока 3 пам ти, в которой хранитс соответствующа условна веро тность ошибки трансформации. Одновременно на третьем выходе генератора второй марковской последовательности по вл етс сигнал, который подготавливает блок 1 к новому циклу и опрашивает датчик 5 случайных чисел, который вырабатывает случайное равноверо тно распределенное число. Это число поступает на первый вход порогового суматора 4, на второй вход которого поступает из блока 3 пам ти соответствующа условна веро тность ошибки. Сигнал на выходе порогового суммат,вра k по вл етс в том случае, если сумма .-слагаемых больше единицы. Таким образом, если выполнились все услови , на входе элемента И 6 по вл етс единица. С.приходом следующего импульса снова запускаютс генераторы 2 и 15, и на втором такте работы опрашиваетс элемент И 6. В результате на выходе элемента И 6 по вл етс сигнал ошибки, который поступает на вход сумматора 7 по модулю два, на выходе которого получитс смесь информационных символов В с ошибками трансформации . Если в результате суммировани на вход формировател 9 фронтов поступает сигнал, с выхода формировател 9 фронтов триггер , 8 перебрасываетс в единичное состо ние, поскольку в исходном положении триггеры 8 и 14 находились в нулевом положении. По сигналу с единичного выхода триггера 8 опрашиваетс коммутатор 10, который пропускает код смещени фронта с генератора 15 на вход дешифратора 13 и с задержкой, необходимой дл записи 1 по одному из 2п-разр дов с дешифратора 13 в сдвигающий регистр 12, разрешает подачу тактовых импульсов на сдвигающий вход регистра 12. 1 в п-разр де соответствует несмещенному фронту, в разр де, меньшем п, - смещению влево, в разр де, большем п, смещению вправо. 1, продвигаема тактовыми импульсами с выхода сдвигающего регистра 12, перебрасывает триггер k в единичное состо ние и запрещает подачу тактовых импульсов по нулевому входу триггера 8. По обработке кода дл заднего фронта устройство работает аналогично. Использование изобретени позвол ет моделировать как ошибки трансформации.The goal is achieved by the fact that a signal edge driver, a control trigger, a switch, a decoder, an element: 3, a shift register, an additional Markov sequence generator, and an output trigger, a single input of the control trigger, are inputted into the discrete communication channel simulator. the driver of the pulses of the signal fronts is connected to the output of the modulo-two adder, the single output of the control trigger is connected to the control input of the prohibition element and the control input of the switch The information inputs of which are connected to the outputs of the additional Markov sequence generator, whose input is connected to the output of the synchronization unit, the switch outputs are connected respectively to the inputs of the decoder, the outputs of which are connected respectively to the bit inputs of the shift register, the information input of the prohibition element is the second clock input of the device and the output of the prohibition element is connected to the clock input of the shift register, the output of which is connected to the zero control input There are three trigers and a counting input of the output tri1-gera, the unit output of which is the output of the device. The drawing shows a block diagram of the device. The discrete communication channel simulator contains a synchronization block 1, a Markov sequence generator 2 an intermediate memory block 3, a threshold adder k, a random number sensor 5, element 6, an adder 7 modulo two, control trigger 8, backward 9 pulse the signal fronts, the switch 10, the element 11, the shift register 12, the decoder 13, the output trigger 1, the output of which is the output of the device, and the additional generator 15 of the Markov sequence. The device works as follows. The external sync pulse triggers block 1, which produces a signal that triggers the generators 2 and 15 of the sequence. At the first cycle of generator 2, a signal appears at its second output, which polls the element AND 6. Since nothing was fed to the inputs of the threshold adder, the input of element 6 will be low and the modulo two will not go to the input of the modulator . After the search cycle has been completed, Markov circuit status codes appear at the outputs of generators 2 and 15, the code at the output of generator 15 determines the value of the front shift, and code 9 14 at the output of generator 2 sets the cell address of memory block 3, in which the conditional probability of a transformation error is stored. At the same time, a signal appears at the third generator output of the second Markov sequence, which prepares unit 1 for a new cycle and interrogates the random number sensor 5, which produces a randomly even randomly distributed number. This number is fed to the first input of the threshold summer 4, to the second input of which the conditional probability of error arrives from memory block 3. A signal at the output of the threshold summat, k k, appears if the sum of the .components is greater than one. Thus, if all the conditions have been met, a unit appears at the input of AND 6. With the next pulse, generators 2 and 15 are started again, and the element 6 is interrogated at the second cycle of operation. As a result, an error signal appears at the output of element 6 and is fed to the input of modulator 2 modulo two, the output of which will be a mixture information symbols B with transformation errors. If, as a result of summation, a signal arrives at the input of the front 9, the output of the front side of the front 9 is a trigger, 8 is thrown into a single state, because in the initial position the triggers 8 and 14 were in the zero position. The signal from the single output of the trigger 8 interrogates the switch 10, which passes the front offset code from the generator 15 to the input of the decoder 13 and with the delay required to record 1 in one of the 2n-bits from the decoder 13 to the shift register 12, allows clock pulses to the shift input of the register 12. 1 in the p-bit de corresponds to an unbiased front, in the bit less than n, to the shift to the left, to the discharge, greater than n, to the shift to the right. 1, moved by clock pulses from the output of the shift register 12, flips trigger k to one and disables the clock pulses from the zero input of trigger 8. By processing the code for the falling edge, the device operates in the same way. The use of the invention allows modeling as transformation errors.
так и краевые искажени , что приводит к повышению достоверности моделировани дискретного канала св зи.and marginal distortion, which leads to an increase in the reliability of modeling a discrete communication channel.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813256731A SU964651A2 (en) | 1981-03-09 | 1981-03-09 | Discrete communication channel simulator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU813256731A SU964651A2 (en) | 1981-03-09 | 1981-03-09 | Discrete communication channel simulator |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU807312 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU964651A2 true SU964651A2 (en) | 1982-10-07 |
Family
ID=20946255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU813256731A SU964651A2 (en) | 1981-03-09 | 1981-03-09 | Discrete communication channel simulator |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU964651A2 (en) |
-
1981
- 1981-03-09 SU SU813256731A patent/SU964651A2/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU964651A2 (en) | Discrete communication channel simulator | |
SU951318A2 (en) | Discrete communication channel simulator | |
SU934479A2 (en) | Simulator of discrete communication channel with synchronization errors | |
SU409385A1 (en) | ||
SU970670A1 (en) | Pulse duration discriminator | |
SU1714639A1 (en) | Data interleaver-deinterleaver | |
SU911497A2 (en) | Information input device | |
SU1061128A1 (en) | Device for data input/output | |
SU1193655A1 (en) | Serial code-to-parallel code converter | |
SU1273923A1 (en) | Generator of pulses with random duration | |
SU1539973A1 (en) | Pulse sequecne shaper | |
SU1080132A1 (en) | Information input device | |
SU1131032A1 (en) | Selector of given code combination of pulses | |
SU1075267A2 (en) | Simulator of digital communication channel | |
SU1453401A1 (en) | Random number generator | |
SU690646A1 (en) | Device for transmitting and receiving discrete information | |
SU1656513A1 (en) | Framing word extractor | |
SU501469A1 (en) | A device for receiving a series of pulses | |
SU1117848A1 (en) | Binary cyclic code decoder | |
SU1437968A1 (en) | Digital filter | |
SU1365093A1 (en) | Device for simulating communication systems | |
SU1083387A1 (en) | Decoder of cyclic code with correction of errors and erasures | |
SU1335971A1 (en) | Information input device | |
SU1045398A1 (en) | Sample device | |
SU1487064A1 (en) | Communication system simulator |