SU1714639A1 - Data interleaver-deinterleaver - Google Patents
Data interleaver-deinterleaver Download PDFInfo
- Publication number
- SU1714639A1 SU1714639A1 SU904781735A SU4781735A SU1714639A1 SU 1714639 A1 SU1714639 A1 SU 1714639A1 SU 904781735 A SU904781735 A SU 904781735A SU 4781735 A SU4781735 A SU 4781735A SU 1714639 A1 SU1714639 A1 SU 1714639A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- outputs
- address
- output
- Prior art date
Links
Abstract
Изобретение относитс к вычислительной технике,электросв зи и может использоватьс дл кодировани и декодировани цифровой информации, например звуковой системы "Компакт диск". Устройство при пе- ремежении - деперемежении входного блока данных выполн ет на одну операцию записи и считывани в блок 3 оперативной пам ти меньше, чем прототип, что повышает быстродействие устройства. Устройство содержит узел 1 управлени , блок 2 вычислени адреса, шину 4 данных, входы 5 и 6 подтверждени соответственно выдачи и приема данных, выходы готовности соответственно выдачи, приема и записи данных и выход записи данных. 2 з.п. ф-лы, 7 ил.4(ЛСThe invention relates to computing, telecommunications, and can be used to encode and decode digital information, such as the "Compact Disk" audio system. The device during the interleaving - de-interleaving of the input data block performs one write and read operation in the block 3 of the RAM less than the prototype, which increases the speed of the device. The device comprises a control unit 1, an address calculation unit 2, a data bus 4, confirmation inputs 5 and 6, respectively, for issuing and receiving data, readiness outputs for issuing, receiving and recording data, respectively, and a data recording output. 2 hp f-ly, 7 or 4 (LS
Description
ОчOch
ы чs h
Изобретение относитс к специализированным устройствам вычислительной техники и может использоватьс в кодирующих и декодирующих устройствах, работающг1х с двоичными каскадными блоковыми кодами, использующих межблочное перемежение и деперемежение данных.The invention relates to specialized computing devices and can be used in coding and decoding devices operating with binary cascade block codes using inter-block interleaving and deinterleaving of data.
Наиболее близким по технической сущности к изобретению вл етс устройство перемежени - деперемежени данных, содержащее блок вычислени адреса, оперативное запоминающее устройство, сумматор, работающий по модулю числа чеек необходимого объема ОЗУ, причем информационные входы и выходы ОЗУ ал ютс входами и выходами данных устройства соответственно, а адресные входы подсоединены к выходам сумматора, входы первой группы входов которого подсоединены к выходам ПЗУ. адресные входы которого подсоединены к выходам счетчика символов, счетный вход которого вл етс входом символьного синхронизма, при этом входы второй группы входов сумматора подсоединены к выходам счетчиков блоков соответственно, счетные входы которых объединены и « вл ютс входом блочного синхронизма устройства, при этом управл ющие входы мультиплексора вл ютс управл ющими входами устройства.The closest in technical essence to the invention is an interleaved data interleaving device containing an address calculating unit, a random access memory, an adder working modulo the number of cells of the required RAM volume, and the information inputs and outputs of the RAM are the inputs and outputs of the device data, respectively and the address inputs are connected to the outputs of the adder, the inputs of the first group of inputs of which are connected to the outputs of the ROM. address inputs of which are connected to the outputs of the character counter, the counting input of which is a symbol synchronization input, while the inputs of the second group of inputs of the adder are connected to the outputs of the block counters, respectively, the counting inputs of which are combined and "are the block synchronization input of the device, while the control inputs The multiplexer are the control inputs of the device.
Недостатками устройства вл ютс низкое быстродействие и больша начальна задержка выдачи устройством полных выходных блоков данных.The drawbacks of the device are the low speed and the large initial delay in the output of the device by the full output data blocks.
Цель изобретени - повышение быстродействи устройства.The purpose of the invention is to increase the speed of the device.
Поставленна цель достигаетс тем. что в устройство перемежени - деперемежени Данных, содержащее блок вычислени адреса, выходы которого соединены с одноименными адресными входами блока оперативной пам ти, информационные входы-выходы которого подключены к шине данных, введен узел управлени , первый вход которого вл етс входом подтверждени выдачи данных, второй вход узла управлени объединен с первым управл ющим входом блока вычислени адреса и вл етс входом подтверждени приема данных, первый и второй выходы узла управлени соединены соответственно со счетным и вторым управл ющим входами блока вычислени адреса, третий и четвертый выходы узла управлени соединены соответственно с входом чтени -записи и управл ющим входом блока оперативной пам ти, п тый восьмой выходы узла управлени вл ютс выходами соответственно готовности выдачи данных, готовности приема данных, готовности занесени данных и занесени данных.The goal is achieved by those. that in the interleaving device of data interleaving, containing an address calculating unit, the outputs of which are connected to the address memory inputs of the same name, the information inputs-outputs of which are connected to the data bus, a control node is entered, the first input of which is a data output confirmation input, the second the input of the control unit is combined with the first control input of the address calculator and is the input of the data reception acknowledgment; the first and second outputs of the control unit are connected respectively to the counting The m and second control inputs of the address calculating unit, the third and fourth outputs of the control unit are connected respectively to the read-write input and the control input of the random access memory unit, the fifth and eighth outputs of the control unit are outputs according to data readiness, data readiness, readiness to enter data and data entry.
Узел управлени содержит формирователь импульсов, триггер, элементы И. элементы ИЛИ, элемент НЕ. элемент ИЛИ-НЕ и делитель частоты, первый выход которого соединен непосредственно с первыми входами первого, второго элементов И и через . элемент НЕ с первыми входами tpeTbero.The control node contains a pulse shaper, a trigger, elements I. Elements OR, element NOT. the element OR-NOT and the frequency divider, the first output of which is connected directly to the first inputs of the first, second elements AND and through. the item is NOT with the first tpeTbero inputs.
четвертого элементов И и первого, второго элементов ИЛИ, выход элемента ИЛИ-НЕ соединен с первыми входами п того, шестого элементов И,, вторыми входами первого элемента ИЛИ, третьего элемента И и тактовым входом триггера, инверсный выход и информационный вход которого объединены и подключены к второму входу шестого элемента И, выход которого соединен с вторым входом элемента ИЛИ, первый и второйthe fourth AND elements and the first, second OR elements, the output of the OR element — NOT is connected to the first inputs of the fifth, sixth AND elements, the second inputs of the first OR element, the third AND element and the trigger input of the trigger, the inverse output and information input of which are combined and connected to the second input of the sixth element And, the output of which is connected to the second input of the element OR, the first and second
выходы формировател импульсов соединены с входами соответственно установки в 1 и установки в О триггера, выход п того элемента И соединен с вторым входом второго элемента И, первый вход элементаthe outputs of the pulse former are connected to the inputs, respectively, of installation in 1 and installation in O of the trigger, the output of the fifth element I is connected to the second input of the second element I, the first input of the element
ИЛИ-НЕ объединен с первым входом формировател импульсов, вторыми входами первого, четвертого элементов И, входом делител частоты и вл етс первым входом узла, второй вход элемента ИЛИ-НЕ объединен с вторым входом формировател импульсов и вл етс вторым входом узла, второй выход делител частоты и выход первого элемента И вл ютс соответственно первым и вторым выходами узла, пр мойOR is NOT combined with the first input of the pulse driver, the second inputs of the first, fourth AND elements, the input of the frequency divider and is the first input of the node, the second input of the element OR is NOT combined with the second input of the pulse shaper, and the second input of the node the frequencies and the output of the first And element are respectively the first and second outputs of the node, the direct
выход триггера соединен с вторым входом п того элемента И. третьим входом третьего элемента И и вл етс третьим выходом узла , выходы первого элемента ИЛИ, второго элемента И и второго элемента ИЛИ вл ютс соответственно четвертым, п тым и шестым выходами узла, выход третьего элемента И соединен с третьим входом формировател импульсов и вл етс седьмым выхо, узла, выход четвертого элемента Иthe trigger output is connected to the second input of the fifth element I. The third input of the third element AND is the third output of the node, the outputs of the first OR element, the second AND element and the second OR element are the fourth, fifth and sixth outputs of the node, the third element output And is connected to the third input of the pulse generator and is the seventh output of the node, the output of the fourth element, And
вл етс восьмым выходом узла.is the eighth exit node.
Блок вычислени адреса содержит сумматор , формирователи адреса, регистр и элемент НЕ, выход которого соединен с управл ющим входом регистра, выходы сумматора соединены с одноименными первыми информационными входами первого формировател адреса, первые и вторые выходы каждого предыдущего формировател адреса соединены соответственно с одноименными первыми и вторыми информационными входами каждого последующего формировател адреса, первые выходы последнего формировател адреса соединены с одноименнымиThe address calculation block contains an adder, address formers, a register and a NOT element, the output of which is connected to the control input of the register, the outputs of the adder are connected to the first information inputs of the same name of the first address generator, the first and second outputs of each previous address address generator are connected to the first and second ones of the same name information inputs of each subsequent address driver, the first outputs of the last address driver are connected to the same address
информационными входами регистра и первыми входами сумматора, вторые входы последнего формировател адреса соединены с одноименными вторыми информационными входами первого формировател адреса и вторыми входами сумматора, счетные входы всех формирователей адреса объединены и вл ютс счетным входом блока вычислени адреса, управл ющие входы всех формирователей адреса объединены и вл ютс первым управл ющим входом блока вычислени адреса, вход элемента НЕ вл етс вторым управл ющим входом блока вычислени адреса, выходы регистра вл ютс выходами блока вычислени адреса .the information inputs of the register and the first inputs of the adder, the second inputs of the last address driver are connected to the second information inputs of the first address generator and the second inputs of the adder, the counting inputs of all address drivers are combined and are the count input of the address calculator, the control inputs of all address drivers are combined and are the first control input of the address calculation block, the input of the element is NOT the second control input of the address calculation block, the outputs of the tra are calculating unit outputs address.
На фиг.1 представлена структурна схема устройства перемежени - деперемежени данных; на фиг.2 - структурна схема блока управлени ; на фиг.З - структурна схема блока вычислени адреса; на фиг.4 структурна схема субблока анализа; на фиг.5 структурна схема субблока передачи адреса; на фиг.6 - структурна схема узла принудительной установки; на фиг.7 структурна схема фиксатору в случа х выполнени устройством функций как перемежени , так и деперемежени данных (а) и выполнени устройством функции деперемежени данных (б).Figure 1 shows a block diagram of an interleaving device - data interleaving; Fig. 2 is a block diagram of the control unit; FIG. 3 is a block diagram of an address calculation block; 4 is a structural diagram of the analysis subblock; Figure 5 is a block diagram of a subblock of address transmission; figure 6 - block diagram of the site of the forced installation; Fig. 7 shows a block diagram in the case of a device performing functions of both interleaving and data interleaving (a) and the device performing the function of data interleaving (b).
S - число данных в блоке кода, b - абсолютна величина разности числа блоков, на которые задерживаютс два следующие один за другим соседние данные входного потока данных.S is the number of data in a code block, b is the absolute value of the difference in the number of blocks by which two successive adjacent data of the input data stream are delayed.
Устройство перемежени - деперемежени данных содержит блок 1 управлени , блок2 вычислени адреса и блок 3 хранени данных, причем вход 5 устройства, вл ющийс входом подтверждени выдачи, подсоединен к первому входу блока 1 управлени и вл етс его входом подтверждени выдачи, вход 6 подтверждени приема устройства подсоединен к второму входу блока 1 управлени и к первому входу блока 2 вычислени адреса, вл ющимс входами подтверждени приема блоков управлени 1 и вычислени 2 адреса соответственно , перва группа входов-выходов блока 3 хранени данных, вл юща с группой входов-выходов данных устройства, подсоединена к шине 4 данных, при этом первый и второй выходы блока 1 управлени , вл ющиес счетными и тактовыми выходами блока 1 управлени соответственно подсоединены к второму и третьему входам блока 2 вычислени адреса, вл ющимс счетным и тактовым входами блока 2 вычислени а.дреса соответственно, при этом выходы блока 2 вычислени адреса подсоединены к второй группе входов блока 3 хранени данных, вл ющейс группой входов адреса блока 3 хранени данных, причем третий и четвертый выходы блока 1 управлени , вл ющиес выходами чтени записи и хранени блока 1 управлени соответственно , подсоединены к входам чтени -записи и хранени блока 3 хранени данных соответственно, п тый - восьмой выходы блока 1 управлени , вл ющиес The interleaved data interleaver contains a control unit 1, an address calculating unit 2 and a data storage unit 3, the input 5 of the device, which is an output confirmation input, is connected to the first input of the control unit 1 and its reception confirmation input 6 connected to the second input of the control unit 1 and to the first input of the address calculator 2, which are the acknowledgment inputs of the control blocks 1 and the calculation of 2 addresses, respectively, the first group of inputs-outputs of the block 3 data storage, which is a group of device data input-outputs, is connected to data bus 4, while the first and second outputs of control unit 1, which are counting and clock outputs of control unit 1, are respectively connected to the second and third inputs of address calculator 2 The counting and clock inputs of the unit 2 for calculating the addresses, respectively, while the outputs of the block 2 for calculating the address are connected to the second group of inputs of the block 3 for storing data, which is the group of inputs for the address of block 3 for storing the data The third and fourth outputs of the control unit 1, which are the read outputs of the write and storage of the control unit 1, respectively, are connected to the read-write and storage inputs of the data storage unit 3, respectively; the fifth to the eighth outputs of the control unit 1, which are
0 выходами готовности выдачи, готовности приема, готовности занесени и занесени блока 1 управлени соответственно, вл ютс выходами готовности выдачи 7, готовности приема 8, готовности занесени 9 иThe 0 output readiness outputs, reception readiness, entry readiness and entry of control unit 1, respectively, are output readiness outputs 7, reception readiness 8, entry readiness 9 and
5 занесени 10 устройства перемежени -деперемежени данных соответственно.5 enters 10 interleaver-data interleaver devices, respectively.
Блок 3 хранени данных представл ет собой ОЗУ статического типа, позвол ющее прин ть на хранение не менее чем 0,5S(S0 1)b данных.The data storage unit 3 is a static type of RAM that can receive at least 0.5S (S0 1) b data for storage.
Блок 1 управлени содержит субблок 11 анализа, инвертор 12, шесть элементов И 13-18, элемент ИЛИ-НЕ 19, два элемента ИЛИ 20 и 21, фиксатор 22 и элемент 23The control unit 1 contains an analysis subunit 11, an inverter 12, six elements AND 13-18, an element OR NOT 19, two elements OR 20 and 21, a clamp 22 and element 23
5 пам ти, причем первый выход субблока 11 анализа, вл ющийс счетным выходом субблока , вл етс счетным выходом 24 блока 1 управлени , второй выход субблока 11 анализа, вл ющийс управл ющим выходом субблока, подсоединен к входу инвертора 12 и к первым входам элементов И 13 и 16, при этом выход инвертора 12 подсоединен к первым входам элементов И 17 и 18 и элементов ИЛИ 20 и 21, причем первый5 memory, the first output of the analysis subunit 11, which is the counting output of the subunit, is the counting output 24 of control unit 1, the second output of the analysis subunit 11, which is the controlling output of the subunit, is connected to the input of the inverter 12 and 13 and 16, while the output of the inverter 12 is connected to the first inputs of the elements AND 17 and 18 and the elements OR 20 and 21, with the first
5 вход 5 блока 1 управлени , вл ющийс его входом подтверждени выдачи, подсоединен к входу субблока 11 анализа, к первому входу элемента ИЛИ-НЕ 19 и к вторым входам элементов И 13 и 18 и фиксатора 22, при5, the input 5 of the control unit 1, which is its issuance confirmation input, is connected to the input of the analysis subunit 11, to the first input of the OR-NOT 19 element and to the second inputs of the AND 13 and 18 elements and the latch 22,
0 этом выход элемента И 13 вл етс тактовым выходом 25 блока 1 управлени , причем второй вход 6 блока 1 управлени , вл ющийс входом подтверждени приема блока 1 управлени , подсоединен к первому0 this output of the AND unit 13 is the clock output 25 of the control unit 1, the second input 6 of the control unit 1, which is the input of the acknowledgment input of the control unit 1, is connected to the first
5 входу фиксатора 22 и второму входу элемента ИЛИ-НЕ 19, выход которого подсоединен к первым входам элементов И 14 и 15, к вторым входам элементов И 17 и ИЛИ 20, а также к тактовому входу элемента 23 пам ти, пр мой выход котрого, вл ющийс выходом 26 чтени -записи блока 1 управлени , подсоединен к второму входу элемента И 14 и к третьему входу элемента И 17, при этом выходы элементов ИЛИ 20 и 21 и элементов5 to the input of latch 22 and the second input of the element OR-NOT 19, the output of which is connected to the first inputs of the elements AND 14 and 15, to the second inputs of the elements AND 17 and OR 20, as well as to the clock input of the memory element 23, the direct output of which which is the read-write output 26 of the control unit 1 is connected to the second input of the AND 14 element and to the third input of the AND 17 element, while the outputs of the OR elements 20 and 21 and the elements
5 И 16-18 вл ютс выходами хранени 27, готовности выдачи 7, готовности приема 8, готовности занесени 9 и занесени 10 блока 1 управлени соответственно, кроме того , выход элемента И 17 подсоединен к третьему входу фиксатора 22, первый и второй входы которого подсоединены к входам установки в 1 и сброса в О элемента 23 пам ти соответственно, инверсный выход которого подсоединен к информационному входу элемента 23 пам ти и к второму входу элемента И 15.5 and 16-18 are the outputs for storage 27, readiness for dispensation 7, readiness for reception 8, readiness for entry 9 and entry 10 for control unit 1, respectively; in addition, the output of AND unit 17 is connected to the third input of latch 22, the first and second inputs of which are connected to the inputs of the installation in 1 and the reset in O of the memory element 23, respectively, the inverse output of which is connected to the information input of the memory element 23 and to the second input of the And 15 element.
Блок 2 вычислени адреса состоит из сумматора 28, субблоков 29 передачи адреса в количестве, равном числу S-1, инвертора 30 и регситра 31, причем первый и второй входы блока 2 вычислени адреса, вл ющиес входом 6 подтверждени приема и счетным входом 24 блока 2 вычислени адреса , подсоединены к тактовым и счетным входам всех субллоков 29 передачи адреса соответственно, третий вход блока 2 вычислени адреса, вл ющийс тактовым входом 25 блока 2 вычислени адреса, подсоединен через инвертор 30 к тактовому входу регистра 31, выходы которого вл ютс выходами блока 2 вычислени адреса, при этом выходы первых и вторых горупп выходов предыдущих субблоков 29i передачи адреса подсоединены к одноименным входам первых и вторых групп входов следующих субблоков 29|+1 передачи адреса соответственно , (Где i - пор дковый номер субблока 29 передачи адреса в блоке 2 вычислени адреса, выходы первой группы выходов последнего субболка 29s-i передачи адреса подсоединены к одноименным информационным входам регистра 31 и к входам первой группы входов сумматора 28, выход второй группы выходов последнего субблока 29s-i передачи адреса подсоединен к одноименным входам второй группы входов первого субблока 29i передачи адреса и сумматора 28, выходы которого подсоединены к одноименным входам первой группы входов первого субблока 291 передачи адреса.The address calculating unit 2 consists of an adder 28, an address transfer subunit 29 equal to the number S-1, an inverter 30 and a register 31, the first and second inputs of the address calculating unit 2 being the acknowledgment input 6 and the counting input 24 of block 2 calculating the address, connected to the clock and counting inputs of all sublocks 29 of the address transmission, respectively, the third input of the address calculating block 2, which is the clock input 25 of the address calculating block 2, is connected via the inverter 30 to the clock input of the register 31, whose outputs are by the steps of the address calculation block 2, while the outputs of the first and second output groups of previous subblocks 29i of the address transfer are connected to the same inputs of the first and second groups of inputs of the next subblocks 29 | +1 address transmissions, respectively (where i is the sequence number of the address transfer subblock 29 the address calculating unit 2, the outputs of the first group of outputs of the last address transfer sub-cap 29s-i are connected to the information inputs of the register 31 of the same name and to the inputs of the first group of inputs of the adder 28, the output of the second group of outputs of the last subble Single 29s-i connected to the transmission address inputs of the second group of the same name of the first input sub-block transmission address 29i and adder 28, which outputs are connected to inputs of the first group of the same name of the first sub-block 291 inputs the address transfer.
Субблок 11 анализа состоит из двух счетчиков 32 и 33, четырех элементов И 3437 , двух инверторов 38 и 39 и одного элемента 40 пам ти, причем вход субблока 11 анализа подсоединен к счетному входу счетчика 33 и к входу инвертора 39, выход которого подсоединен к первому входу элемента И 37 и к тактовому входу элемента 40 пам ти , при этом выход элемента И 37, вл ющийс счетным выходом 24 субблока 11 анализа, подсоединен к входу сбрса в О счетчика 32, а пр мой выход элемента 40 пам ти вл етс управл ющим выходом субблока 11 анализа, причем входы элементов И 34 подсоединены к пр мым выходам счетчика 32, если соответствующие им разр ды двоичного представлени числа b равны единице, и к инверсным выходам счетчика 32, если эти разр ды равны нулю,The analysis subunit 11 consists of two counters 32 and 33, four AND 3437 elements, two inverters 38 and 39, and one memory element 40, the input of the analysis subunit 11 connected to the counting input of the counter 33 and to the input of the inverter 39, the output of which is connected to the first the input element And 37 and to the clock input of the memory element 40, while the output of the element 37, which is the counting output 24 of the analysis subunit 11, is connected to the input of the cfr in O of the counter 32, and the direct output of the memory element 40 is controlling the output of the subunit 11 analysis, and the inputs of the elements And 34 sub dineny to direct the outputs of the counter 32, when a binary representation of b corresponding bits equal to one, and to the inverted outputs of the counter 32, if these bits are zero,
входы элемента И 35 подсоединены к пр мым выходам счетчика 33, если соответствующие им разр ды двоичного представлени числа S-1 равны единице, и к его инверснымthe inputs of the element 35 are connected to the forward outputs of the counter 33, if the corresponding bits of the binary representation of the number S-1 are equal to one, and to its inverse
5 выходам, если эти разр ды равны нулю, входы элемента И 36 подсоединены к всем инверсным выходам счетчика 33, в случае, когда устройства перемежени - депереме-. жени данных выполн ет функцию переме0 жени данных, либо к пр мым выходам счетчика 33, если соответствующие им разр ды двоичного представлени числа S-2 равны единице, и к инверсным входам, если равны нулю, в случае, когда устройство пе5 ремежени - деперемежени данных выполн ет функцию деперемежени данных, при этом выход элемента И 34 подсоединен к второму входу элемента И 37, выход элемента И 35 подсоединен к входу сброса в О5 outputs, if these bits are equal to zero, the inputs of the And 36 element are connected to all inverse outputs of the counter 33, in the case where the interleaver devices are stationary. data performs the function of data interchange, or to the direct outputs of the counter 33, if the corresponding bits of the binary representation of the number S-2 are equal to one, and to the inverse inputs, if they are equal to zero, in the case of the interleaving device - data de-interlacing performs the function of data interleaving, while the output of the And 34 element is connected to the second input of the And 37 element, the output of the And 35 element is connected to the reset input in O
0 счетчика 33, выход элемента И 36 подсоединен к счетному входу счетчика 32 и к входу инвертора 38, выход которого подсоединен к информационному входу элемента 40 пам ти .0 of counter 33, the output of the element 36 is connected to the counting input of the counter 32 and to the input of the inverter 38, the output of which is connected to the information input of the memory element 40.
5 Кроме того, показаны элементы 41-53 субблока передачи адреса, узла принудительной установки и фиксатора.5 In addition, elements 41-53 of the subblock of transmitting an address, a push-fit unit and a latch are shown.
Усторйство перемежени - деперемежени данных работает следующим обра0 зом.The interleaving - data interleaving device works as follows.
В исходном состо нии устройство, его блок 1 управлени и блок 2 вычислени адреса наход тс в своих исходных состо ни х . Кроме того, на входы 5 и 6 подтверждени выдачи и приема соответственно устройства перемежени - деперемежени данных поданы сигналы низкого уровн , на шину 4 данных - сигналы произвольных уровней, а в блоке 3 хранени данных (ОЗУ)In the initial state, the device, its control unit 1 and the address calculation unit 2 are in their initial states. In addition, low level signals were sent to inputs 5 and 6 of the output confirmation and reception, respectively, of the interleaving device - data deinterleaving, signals of arbitrary levels were sent to the data bus 4, and in block 3 of data storage (RAM)
0 хран тс произвольные данные, например по всем адресам - О. При этом на выходах готовности выдачи 7. готовности приема 8 и занесени 10 блока 1 управлени , а значит , и на входах устройства перемежени 5 деперемежени данных готовности выдачи 7. готовности приема 8 и занесени 10 сформированы сигналы низкого, высокого и низкого уровней соответственно. На выходе 9 готовности занесени блока 1 управлени , а0 arbitrary data is stored, for example, all the addresses are O. At the same time, the readiness outputs 7 are ready to receive 8 and 10 are entered in control block 1, and therefore the inputs of the interleaver 5 are interleaved by the readiness of the data 7. receive ready 8 and Entry 10 generates low, high, and low signals, respectively. At the output 9 of the readiness of the entry unit 1 control, and
0 значит, и на выходе 9 готовности занесен и усторойства перемежени - деперемежени данных сформированы сигналы высокого уровн , если устройство выполн ет функцию перемежени данных, или сигнал0 means, and at the output 9 of readiness, the interleaving-data interleaving devices are also inputted; high-level signals are generated if the device performs the data interleaving function, or the signal
5 низкого уровн , если устройство выполн ет функцию деперемежени данных.5 low level, if the device performs the function of data interleaving.
На выходах блока 2 вычислени адреса,At the outputs of the address calculation block 2,
а значит, и на второй группе входов (входыso, and on the second group of inputs (inputs
адреса) блока 3 хранени данных сформиро- § сигналы, соответствующие адресуaddresses) of the block 3 of storing the data — the signals corresponding to the address
первого обращени к блоку 3 хранени данных , На выходах чтени -записи 26 и хранени 27 блока 1 управлени , а значит, на входе чтени -записи и хранени блока 3 хранени данных сформированы сигналы низкого и высокого уровней соответственно . Следовательно, блок 3 хранени данных находитс в режиме хранени данных и готов прин ть любое данное из шины 4 данных и поместить его на хранение по адресу, соответствующему сигналам на выходах блока 2 вычислени адреса.the first access to the data storage unit 3, the readout-write outputs 26 and the storage 27 of the control unit 1, and thus the low and high level signals are formed at the input of the read-write and storage of the data storage unit 3, respectively. Consequently, the data storage unit 3 is in the data storage mode and is ready to receive any data from the data bus 4 and store it at the address corresponding to the signals at the outputs of the address calculation unit 2.
Сигнал высокого уровн на выходе 8 готовности приема устройства перемежени - деперемежени данных указывает внешним устройством-источником данных на то, что устройство перемежени - деперемежени данных готово к приему данных по шине 4 данных на перемежение, если устройство выполн ет функцию перемежени данных, либо на деперемежение, если устройство выполн ет функцию деперемежени данных. Сигнал высокого уровн на выходе 9 готовности занесени устройства деперемежени данных указывает внешним устройствам-приемникам данных на то, что они должны быть готовы к принудительному приему данного, передаваемого по шине 4 данных без задержки. Это данное будет сопровождатьс импульсом высокого уровн на выходе 10 занесени устройства перемежени -деперемежени данных.A high level signal at the output 8 of the receive receive of the interleaved data interleaved device indicates to the external data source device that the interleaved data de-interlace device is ready to receive data on the data bus 4 for interleaving if the device performs the data interleaving function or de-interleaving if the device performs the function of data interleaving. The high-level signal at the output 9 of readiness to enter a data de-interleaver device indicates to external data receiving devices that they should be ready to forcibly receive this data transmitted via bus 4 without delay. This data will be accompanied by a high level pulse at the output 10 of the interleaver – deinterleaver of the data.
В начале работы одно из внешних устройств-источников данных формирует на шине 4 данных сигналы, соответствующие выдаваемому данному, и сопровождает его импульсным сигналом высокого уровн , подаваемым на вход 5 подтверждени выдачи устройства перемежени - деперемежени данных. Длительность этого сигнала должно быть не менее минимально необходимого времени дл осуществлени записи данного в блок 3 хранени и зависит от выбранного типа ОЗУ, представл ющего блок 3 хранени данных. По импульсному сигналу высокого уровн на входе 5 подтверждени выдачи устройства перемежени - деперемежени данных, его блоки управлени 1 и вычислени 2 адреса (по сигналу на его тактовом входе) начнут работать по ранее описанному принципу. При этом первое данное, сопровождаемое импульсным сигналом высокого уровн на выходе Ю занесени устройства перемежени - деперемежени данных, передаетс по шине 4 данных внешним устройствам - приемникам данных без его записи в блок 3 хранени данных, если устройство выполн ет функцию перемежени данных, либо запишетс в блок 3 хранени данных, еслиAt the beginning of operation, one of the external data source devices generates signals on the bus 4 of data corresponding to the given out, and accompanies it with a high-level pulse signal fed to the input 5 confirming the output of the interleaved-data interleaved device. The duration of this signal must be at least the minimum required time for recording this storage unit 3 and depends on the selected type of RAM representing the storage unit 3. By the high-level pulse signal at the input 5 of the confirmation of the output of the interleaved-de-interleaved device, its control units 1 and the calculation of 2 addresses (by the signal at its clock input) will begin to work according to the previously described principle. In this case, the first data, accompanied by a high-level pulse signal at the output Yu of the interleaving device — data interleaving device — is transmitted over the data bus 4 to external devices — data receivers without writing it to the data storage unit 3, if the device performs the data interleaving function, or writes data storage unit 3, if
устройство выполн ет функцию деперемежени данных.The device performs the function of data interleaving.
В дальнейшем работа устройство полностью соответствует принципу работы его блоков управлени 1 и вычислени 2 адреса. Если устройство выполн ет функцию перемежени данных, то на вход 5 подтверждени выдачи снова подаетс импульсный сигнал высокого уровн . По окончанию действи импульсного сигнала высокого уровн на тактовом входе 25 блока 1 управлени , на выходах блкоа 2 аычислени адреса происходит изменение уровней сигналов (изменение адреса следующего обращени к ОЗУ).In the future, the operation of the device fully complies with the principle of operation of its control units 1 and the calculation of 2 addresses. If the device performs the data interleaving function, then a high-level pulse signal is sent to the output acknowledgment input 5 again. At the end of the high-level pulse signal at the clock input 25 of the control unit 1, the signal level changes at the outputs of block 2 of the address calculation (change of the address of the next access to RAM).
5 При этом инвертор 30 в блоке 2 вычислени адреса может быть заменен на элемент задержки с выполнением следующих условий дл времени поступлени фронта положительного уровн на тактовый вход регистра5 In this case, the inverter 30 in block 2 for calculating the address can be replaced by a delay element with the following conditions for the time of the rising edge of the positive level to the clock input of the register
0 31; на выходах первой группы выходов последнего субблока 29s-i должны быть сформированы сигналы адреса следующего обращени к ОЗУ, в ОЗУ закончена запись очередного данного,0 31; At the outputs of the first group of outputs of the last subunit 29s-i, the address signals of the next call to RAM must be formed, the next data entry is completed in the RAM,
5Если устройство выполн ет функцию5If the device performs the function
деперемежени данных, то после окончани действи импульсного сигнала на входе 5 подтверждени выдачи устройства перемежени -деперемежени данных, на его входdata interleaving, then after the end of the pulse signal at the input 5 of the confirmation of the issuance of the interleaver-data interleaver device, to its input
0 6 подтверждени приема подаетс импульсный сигнал высокого уровн длительностью не менее необходимого времени дл считывани данного из блока 3 хранени данных. Длительность этого сигнала зависит от выбранного типа ОЗУ, представл ющего блок 3 хранени данных. При этом внешние устройства-приемники данных начнут прием данных первого блока данных,. начина с второго данного.0 6 acknowledgments are received by a high-level pulse signal with a duration of at least the necessary time for reading this data from storage unit 3. The duration of this signal depends on the type of RAM chosen, which represents the data storage unit 3. At the same time, external data receiving devices will begin receiving data from the first data block. starting with the second one.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904781735A SU1714639A1 (en) | 1990-01-11 | 1990-01-11 | Data interleaver-deinterleaver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU904781735A SU1714639A1 (en) | 1990-01-11 | 1990-01-11 | Data interleaver-deinterleaver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1714639A1 true SU1714639A1 (en) | 1992-02-23 |
Family
ID=21491246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU904781735A SU1714639A1 (en) | 1990-01-11 | 1990-01-11 | Data interleaver-deinterleaver |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1714639A1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2475955C2 (en) * | 2009-03-26 | 2013-02-20 | Сони Корпорейшн | Receiving device, method of reception, program and receiving system |
-
1990
- 1990-01-11 SU SU904781735A patent/SU1714639A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Авторское свидетельство СССР № 1271382, кл. G 08 С 19/28. 1986.Техника средств св зи. Сер.: ТРПА, 1984, вып.З, С.83, рис.3. * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| RU2475955C2 (en) * | 2009-03-26 | 2013-02-20 | Сони Корпорейшн | Receiving device, method of reception, program and receiving system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5016226A (en) | Apparatus for generating a data stream | |
| US3824467A (en) | Privacy transmission system | |
| EP0057062B1 (en) | Programmable clock rate generator | |
| SU1714639A1 (en) | Data interleaver-deinterleaver | |
| US3911218A (en) | Time division information transmitting and receiving systems | |
| JP2004282745A (en) | Deinterleaving unit for digital communication system and its deinterleaving method | |
| RU2034401C1 (en) | Threshold element | |
| SU1338093A1 (en) | Device for tracking code sequence delay | |
| SU1095397A1 (en) | Converter of binary signal to balanced five-level signal | |
| RU2023309C1 (en) | Device for receiving telecontrol programs | |
| SU1043649A1 (en) | Synchronous-asinchronuos tranceiver program control device | |
| SU964651A2 (en) | Discrete communication channel simulator | |
| RU2084950C1 (en) | Device for address alternation in digital network | |
| SU1172060A1 (en) | Device for decoding double-current frequency-shift keyed signals | |
| SU690646A1 (en) | Device for transmitting and receiving discrete information | |
| SU1084800A2 (en) | Parity check device for binary code | |
| SU723561A1 (en) | Interface | |
| SU1427589A1 (en) | Discrete information receiver | |
| SU1216830A1 (en) | Device for converting codes | |
| RU2023348C1 (en) | Device for correction of errors with multiple repetition of messages | |
| KR100200736B1 (en) | Micom interface apparatus | |
| SU1712964A1 (en) | Device for writing and reading voice signals | |
| SU1531080A1 (en) | Generator of code pulse trains | |
| SU1662012A1 (en) | Device for finding errors in non-systematic convolution code | |
| RU2018942C1 (en) | Device for interfacing users with computer |